台积电(TSMC)日前宣布推出40纳米制程，涵盖嵌入式DRAM、混合信号及射频制程并提供多梯次晶圆共乘服务，并提供40纳米设计服务套件及包括经过制程验证的合作厂商IP、设计自动化五金|工具、台积电的电性参数模型(SPICE Model)及核心基础IP等完整设计生态环境。首批客户产品预计今年第二季问世。
台积电表示，此一新世代制程包括提供高效能优势的40纳米泛用型制程(40G)以及提供低耗电量优势的40纳米低耗电制程(40LP)；其芯片闸密度(Raw gate density)是65纳米制程的2.35倍，运作功率(Active power)比45纳米制程减少幅度可达15%，创下业界SRAM单位元尺寸及宏尺寸最小的纪录。目前已有数十家客户进行产品设计，同时，客户也已频繁使用晶圆共乘服务进行产品验证。
台积电指出，45纳米制程的芯片闸密度原本为65纳米制程的2倍，但通过制造上的创新，其40纳米低耗电量及泛用型制程的芯片闸密度更进一步提高，达到65纳米制程的2.35倍。
新的40纳米低耗电量制程适用于对晶体管漏电高度敏感的应用，如通信及移动产品；40纳米泛用型制程则适用于高效能的产品应用，例如中央处理器、绘图处理器、游戏机、网络、可编程逻辑门阵列(FPGA)以及其它高效能消费型产品应用。
40纳米制程系由45纳米制程直接微缩(Linear shrink)，而其SRAM效能则完全相同，单位元面积仅有0.242平方微米。除了尺寸及效能的双重优势外，不论是40纳米泛用型制程或是低耗电量制程，都可以搭配混合信号、射频以及嵌入式DRAM制程，以满足多种不同的产品应用。
台积电40纳米制程结合了193纳米浸润式曝影技术以及超低介电系数(Extreme low-k dielectric，ELK)组件连接材料的优势，其逻辑制程可搭配低耗电量三闸级氧化层(Triple gate oxide，LPG)来支持高效能无线及移动产品应用。此外，40纳米泛用型及低耗电量制程皆提供多种不同运作电压以及1.8V及2.5V的输入/输出电压以满足不同产品的需求。
台积电今年的40纳米制程晶圆共乘服务预计于4月、6月、8月、10月及12月推出。目前，第一批客户采用45纳米/40纳米晶圆共乘服务已超过200个共乘座(Shuttle Block)。台积电将先于晶圆12厂提供40纳米泛用型及低耗电量制程制造服务，未来会视客户需求再扩展至晶圆14厂。
