随着超大规模集成电路制造工艺的不断进步，电路的复杂程度也在不断提高，由于SoC芯片要集成多个模块，基于IP复用的SoC设计是发展的趋势。但不同种类的SOC IP设计难度不一。高端SOC 混合/模拟电路的IP发展水平已经成为制约国内SOC设计公司冲击高端芯片产品的主要障碍。由于国际上对一些高端的PLL IP 仍然实行禁运，现阶段国内SOC产品的设计大多停留在小规模的引进国际低端产品IP和对其改造上。性能和产品的稳定性跟国际最先进的设计相差甚远。成功的开发这些IP将真正引导国内高端IC产业的发展,使国内高性能芯片设计人员能够扬长避短,开发出具有高水平的逻辑设计和操作系统的高速SOC芯片。
基于SMIC 90nm generic CMOS工艺的高性能时钟锁相环（PLL）IP是浩凯微电子（上海）有限公司研发的具有完全自主知识产权的高性能时钟锁相环IP系列产品，目前该系列产品已经过MPW硅验证。该产品的研发成功不仅打破了国际技术和产品在国内的垄断，而且在技术上突破国际先进水平，填补了国内该项技术的空白。产品广泛应用于国内外高性能微处理器和SOC产品，为其提供高速时钟以及进行时钟的合成。
该产品系列采用中芯国际先进的90nm generic CMOS工艺，采用自偏置锁相环结构，具有环路参数自动调整以保证系统稳定性的特点，PFD输入频率范围在0.5MHz至200MHz，输出频率范围在20MHz至3000MHz，可适用不同的应用领域，可以抗工艺变化、电压变化和温度变化，分频范围广，面积小，锁定后抖动最低至10ps。
该锁相环系列采用全新的结构，结构中内置环路滤波器，内置锁定检测模块，内置环振模块。独特的电荷泵和差分VCO的设计，可以抑制电源|稳压器和衬底噪声对VCO的影响以确保PLL有非常低的噪声，差分VCO的独特设计可以使输出时钟维持50％占空比且与VCO同频，由于不需要倍频振荡，VCO本身的功耗可降为常规设计的四分之一，有效降低了功耗。
