Esterel工具包添加多时钟和时钟分块控制功能

    法国EDA初创公司Esterel Technologies日前发布了其面向复杂IP模块和硬件/软件交易器规范、设计和验证的工具包升级版。  

    Esterel表示，Esterel Studio 5.3版包含设计多时钟(multi-clocking)和功率优化电路并生成SystemC的关键特性。5.3版增添了新的语言陈述，以行为方式在微结构和功能级指定多时钟和时钟分块控制(clock gating)，新语言原始模型独立于任何执行目标。  

    在软件仿真方面，Esterel-to-SystemC代码生成器得到升级，保证了Esterel设计的软硬件处理器(transactor)可被无缝集成到所有软件原型和硬件加速环境内，据该公司称。处理器能按SystemC或者以相同行为的硬件方式生成。5.3版使所有SystemC和多时钟RTL输出可用，并提供在实际设计和虚拟原型内选择硬件和软件界限的较大的灵活性。  

    Esterel Studio 5.3版本包含一个编辑器、仿真器和形式验证功能。SystemC和C代码生成器允许连接到系统级虚拟原型环境，而VHDL和Verilog代码生成器自动将IP参考规格转化为产品质量执行。  

    Esterel表示，5.3版本还改进了人体工程学，通过众多与仿真、测试平台处理、形式验证、连续等效(sequential equivalence)校验和自动算法断言检查(automatic arithmetic assertion)相关的功能扩展提高了生产率。  

    Esterel 5.3版本提供LAN和WAN配置，一年期许可费起价5万美元。