比利时研究组织IMEC已扩展其32纳米CMOS器件微缩(scaling)研究工作的范围，纳入了一个关于DRAM MIMCAP(金属-绝缘体-金属电容器)工艺技术的研究项目。IMEC表示，这将使它以及32纳米计划中的许多伙伴能够解决未来节点上DRAM MIMCAP对于材料和集成的要求。
这个亚32纳米CMOS器件微缩项目汇聚了五家主要的内存供应商，以及全球领先的逻辑IDM厂商和晶圆代厂商，包括意法半导体、恩智浦半导体(NXP)、尔必达(Elpida)、海力士半导体(Hynix)、英飞凌/奇梦达、英特尔、美光(Micron)、松下、三星、德州仪器|仪表和台积电。
上述最新项目建立在IMEC计划稍早扩展的基础之上，是其传统的偏向于逻辑和SRAM的工作。新项目的目标是研究支持DRAM工艺流程的高k和金属栅选择。
研究人员指出，把DRAM工艺微缩到50纳米节点或者更小的节点，MIMCAP电介质需要具有比ZrO2等当前工业材料更高的电介常数。他们的目标是，到2008年中期，研究出一种厚度为0.5纳米的有效氧化层，满足亚50纳米技术节点上的MIMCAP电介质要求；2009年把氧化物厚度降至0.3纳米，用于亚45纳米节点。
他们表示，微缩电介等效氧化层厚度，同时保持非常低的漏电流，是DRAM制造业面临的重大瓶颈之一。
首先，用于MIMCAP评估的基准工艺将在TiN电极和ZrO2上面形成，作为电容器电介质。这个工艺将被用作一种载体，用于筛选新的电极材料，如W、Mo、TaC和Ru。
在下一阶段，将根据理论和实验来筛选组合了高k和电极的新材料堆叠，找出潜在的组合。将利用ITRS规定的严格DRAM规格作为选择标准。这些规格包括漏电流小于1fA/cell，总体物理MIM厚度小于20纳米。
最后，将开发MIMCAP沉积工艺，解决重要的集成问题和尽可能模仿全面DRAM集成的效果，如钝化(passivation)。MIMCAP测试结构将是综合性的，并将描述其电气和可靠性性能方面的特点。
MOCVD(金属有机化学气相沉积)和ALD(原子层沉积)都将用到，因为它们可以沉积高质量的薄膜。
