硬件描述语言SystemVerilog和Verilog标准获IEEE通过

    IEEE日前宣布，已经批准了面向硬件描述语言SystemVerilog和Verilog的标准。  

    其中，Verilog标准IEEE 1364-2005是对现有标准的修订。IEEE表示对Verilog语言标准的修订解决了几大难题，并对错误进行了更正。而SystemVerilog，IEEE 1800据称扩展了用于芯片设计的主导语言Verilog，针对电子系统和半导体设计日益增加的复杂性。  

    IEEE表示，IEEE SystemVerilog 1800标准提高了硬件设计、规范、仿真和验证的生产率，尤其是对高门数、基于知识产权(IP)总线密集的芯片。它基于Accellera标准组织的SystemVerilog 3.1a硬件描述和验证语言(HDVL)。  

    “IEEE 1800增强了Verilog HDL，使其保持在行业的前沿位置。”SystemVerilog 1800工作组兼Verilog 1364主席Johny Srouji表示。“它提供了更强大、集成度更高、更简练的设计与验证语言，使工程师能应对更复杂的设计配置，如较深的流水线、更强的逻辑功能和更高级别的设计抽象描述，而采用较少的寄存器传输级代码。”  

    Accellera也发表了一份声明，赞扬了IEEE批准SystemVerilog标准。“批准过程得以加快是因为EDA工具供应商、半导体和系统公司、Accellera 与IEEE之间的紧密合作。” Accellera主席Shrenik Mehta表示。“标准的通过表明业界可以为整个设计和验证界的利益，朝着共同目标通力合作。”  

    IEEE表示，SystemVerilog和Verilog IEEE标准将由IEEE提供，可通过IEEE标准在线订购。