Encounter平台65纳米设计实现优化，为Starc成员提供集成DFM和良率设计功能

    Cadence Design Systems将向日本Starc研究联合会提供其IC设计流程。 
    该流程针对在Cadence Encounter数字IC设计平台上的65纳米设计进行了优化，为Starc成员公司提供集成可制造性设计(DFM)和良率设计(design-for-yield)功能。 
    Cadence和Starc已经合作研究新的DFM功能超过15个月。Cadence Encounter平台包括SoC Encounter GXL RTL-to-GDSII系统、Chip Optimizer、CMP Predictor和QRC Extraction工具。 
    Starc自2001年以来一直在开展关键SoC设计技术的合作研究，推广作为Asuka II Project组成部分的合作开发项目。Starc的Asuka II项目拥有5年1.7亿美元的经费来发展DFM设计方法，2008年的目标为65纳米SoC，2011年为45纳米。