Cadence推出“物理设计”方案，助于解决芯片级互连方面各种问题

    Cadence Design Systems公司计划发布其Cadence Logic Design Team Solution的一种新要素，据称这种新的“用物理的设计”方法有助于解决芯片级互连方面的各种问题。它把Encounter RTL Compiler综合工具与First Encounter底层规划工具集成在一起，以便综合工具能从物理底层规划数据获得时序估计。 
    这种解决方案瞄准的是代表芯片级互连的10%的布线。然而，那不是小事情，据Cadence透露，因为这些长的布线最难以预测并且证明变化最大。现在已有的各种时序预测解决方案—如Cadence自有的物理版图估计(PLE)技术—能够解决代表本地互连的90%的布线问题，但是，更长的芯片级互连布线一般需要布局或底层数据，据该公司介绍。 
    Logic Design Team Solution的“用物理的设计”要素不是把综合放在物理设计过程之中，而是瞄准把底层数据用于RTL综合过程之中。Cadence公司Encounter组的产品市场总监Jack Erickson表示，“胜于让逻辑设计工程师做物理设计或物理设计工程师做逻辑设计，我们试图把物理世界的数据带入逻辑设计环境。” 
    与物理综合的差异非常大，Cadence的代表说，它把布局与综合结合起来并且一般在网表级就开始了。“历史上，物理综合由版图设计工程师使用，”Cadence公司Encounter组负责产品市场副总裁Eric Filseth指出，“我们正在构建一个逻辑设计工程师的环境。” 
    Filseth还表示，物理综合的重点在于短的本地互连。为了完成设计中那10%的长布线，你必须进行底层规划，并且要由后端设计工程师完成。 
    利用Cadence的新方法，First Encounter的虚拟硅原型设计能力被结合到综合工具之中，让用户能够快速地获得物理互连时序的视图。一条指令"predict_qos"就把First Encounter和后注释物理时序信息运行到综合过程之中。一种交叉参考图形调试环境在逻辑和物理设计团队之间提供了一条沟通的桥梁。 
    Erickson表示，“综合用户能呆在综合环境中，并把物理精确的时序后注释输入到该环境之中。” 
    然而，Filseth承认，First Encounter目前主要由物理设计工程师使用。尽管RTL综合用户能自动地生成底层规划，如果有经验的First Encounter用户首先创建一个载入综合工具之中的底层规划，那就是最佳的情况。