Calypto设计系统公司近期发布了一款据称在IC功率优化方面实现了突破的工具—PowerPro CG。该工具能自动将时钟门控逻辑添加到RTL代码中，并利用了这家公司自身的时序分析技术支持多重时钟周期上的时钟门控。
Calypto公司创始人兼董事长Devadas Varma表示，PowerPro CG是该公司首次由验证领域转向优化领域的成果，不过这是该公司早就拟定的计划。“我们一直将电子系统级(ESL)视为解决具体问题的手段，我们始终认为这个过程中要包括功率优化，”他说，“我们认为，除非我们首先解决了验证问题，否则很难继续设计。”
PowerPro CG可以通过确定一个芯片内能被时钟门控的区域来减少芯片的动态功耗。在运行并发区域、时序和功耗分析后，它会自动生成时钟门控使能逻辑。Calypto宣称PowerPro CG对于面积、性能和功率泄漏没有损害。该公司表示，该工具在初始客户设计的基础上能够降低高达60％的功耗。
Varma表示，当前的RTL综合工具能够提供时钟门控能力，但是该能力通常被限制在一个时钟周期内，而PowerPro CG可以将时钟门控插入多个周期内和多个管线阶段。与综合工具相比，Calypto产品能找到更多的地方用于时钟门控，并能延长时钟门控的持续时间。Varma说，对于数据流密集型设计来说它能获得最大的功率节省。
Calypto的CEO Tom Sandoval表示：“综合工具是随时进行组合分析，而我们是在一段时间内对电路做时序分析。”Varma还指出，PowerPro CG能插入两种类型的时钟门控。一种是“基于可观察性”的时钟门控，通过这种门控可认定输出稳定的条件，并通过管线传递回来为时钟门控找到更多的位置。另一种是“基于输入稳定性”的时钟门控。在后一种情况下，该工具认定输入稳定的条件然后沿着管线向前以寻找其它时钟门控的位置。
在客户设计中，Calypto声称，与综合后网表相比，它能节省20％至60％的功耗。在其中一个例子中，该工具将时钟门控的效率从39％提升至62％。
图：PowerPro CG采用和综合工具相同的输入，适合现有的设计流程
PowerPro CG的输入包括可综合VHDL或Verilog、SDC(Synopsys设计约束)时序信息、SAIF(开关行为互换格式)文件和Liberty单元库。输出是针对功率优化过的RTL和显示功率节省的尺度。
用户可以对面积或性能方面的取舍进行控制。他们还拥有一个图形界面，通过该界面能够选用哪种变换，并指定电路中哪些区域“不能动”。或者，该工具能够以完全自动的模式运行。综合图形显示在原理图与RTL代码之间提供了交互探测功能，可显示哪里发生了时钟门控。
通常不存在任何区域的取舍问题，Varma表示，因为PowerPro CG仅仅插入“少量非常易于合成的电路”来门控时钟。PowerPro CG 是一个模块级工具，但是在模块大小上却没有技术限制。该工具设计用于RTL综合之前。目前的PowerPro CG 可工作在Linux平台上，售价29.5万美元起。虽然该工具可用来验证优化，但它不需要Slec CG。
