350亿晶体管的SoC能否测试？

     上周，在法国南部尼斯市举行的“DATE 2007（Design, Automation and Test in Europe 2007”的学术分会上，关于测试及故障诊断的精彩演讲接连不断。其中，以测试范畴的热门话题“2020年集成有350亿个晶体管的（芯片）能否测试？”为题，举办了特别研讨会。 
　　该研讨会（Session 7.1）上，西班牙加泰罗尼亚科技大学、美国英特尔以及美国Synopsys发表了演讲。目前，尖端SoC中一般都集成有模拟电路、RF电路、多个处理器内核以及数十个存储器，其规模已达到5亿晶体管。而目前的现状是：这种SoC已经难以进行测试。但是，芯片的集成度今后肯定会越来越高，那么十几年后出现的、集成有几百亿个晶体管的SoC将如何进行测试呢？ 
　　2020年工艺技术估计将达到如下水平：晶体管栅长6nm、栅氧化膜厚0.5nm、电源电压0.5V。届时将出现很多课题，比如耗电量、热量、噪音、工艺误差、逻辑电路部分的软误差(Soft Error)以及长时间使用后的元件老化等问题。 
　　这样一来，仅*制造时的测试已经不能保证质量，需要实现系统工作时的动态自我测试以及可重组的电路架构。因此，今后可测试性设计(DFT) 与通常的逻辑设计将融为一体。同时，特别研讨会中还指出，在设计和制造两方面，测试都有望发挥重要作用。 
　　关于故障诊断，Session 4.3的2个演讲备受关注，二者都是关于扫描链诊断的。LSI的扫描测试方面，首先对扫描链是否正确运行进行确认，然后对逻辑电路内的各栅极进行测试。当扫描触发器出现异常时，扫描测试将无法进行，发生异常的位置也无法确定。而多扫描链可以利用正常扫描链来确定异常扫描链的异常触发器的位置。 
　　上述2个演讲中，一个由美国明导国际发表，介绍了将扫描链的诊断速度提高至10～20倍的方法。该方法通过采用基于5大定律的动态学习（Dynamic Learning），在疑似位置插入故障以大幅减少模拟次数而实现。 
　　另一个是科威特大学与美国高通共同进行的技术发表，内容涉及扫描链保持错误（Hold Error）的故障诊断。该技术可确定错误的位置，即使存在保持错误也可进行测试生成，以进行测试，故障检测率几乎不会下降。