0.18μm铜金属双重镶嵌工艺中空间成像(一)

概 述：由于空间成像套刻(Ovcrlay)技术的预算随集成电路(IC)设计规范的紧缩而吃紧，因此，Overlay测量技术准确度的重要意义也随之提高。通过对后开发(After Develop DI)阶段和后蚀刻(After Etch FI)阶段的Overlay测量结果进行比较，研究了0．18μm设计规范下的铜金属双重镶嵌工艺过程中的Owrlay准确度。在确保对同一个晶圆进行后开发(DI)阶段和后蚀刻(FI)阶段测试的条件下，我们对成品晶圆的5个工艺层进行了比较。此外，还利用CD-SEM(线宽一扫描电子显微镜)测量了某个工艺层(Poly Gate)上的芯片内Overlay，并与采用分割线方法的光学Overlay测量结果进行了比较。发现对芯片内overlay的校准存在着严重的局限性，即在应用CD-SEM时缺乏合适的结构进行Overlay测量。我们还将继续为大家提供定量的比较结果，同时也会向大家推荐组合的CD-SEM测量结构，使其能够被应用到今后的光刻设计中。

关键词：空间成像套刻；准确度；校准

中图分类号：TN305．7文献标识码：A 文章编号：1004-4507(2005)02-0015-07

目前，普遍采用的方法是在光刻的后开发阶段利用专门的分割线内量测图形结构米进行Overlay测量。在应用这一方法时，前提是假定通过分割线内量测图形结构Overlay测量能够真实地反映器件的Overlay状况。然而由于设计规范日趋紧缩，在分割线方面，大型box-in-box或bar-in-bar结构与更小的器件结构之间的差异也日益明显。这一差异可能导致的问题足：在实际的生产过程中，采用分割线对box-in-box结构进行的Overlay测量是否能够继续真实地反映器件巾的Overlay状况。较早进行的研究表明[1,5]，这一Overlay度量方法在生产过程中有可能会导致无谓的误差，而且这些误差在Overlay测量过程中是很难被捕捉到的。

AMD公司坐落于德国德累斯顿市的Fab 30晶圆厂，日前采用0．18μm的工艺利用铜金属双重镶嵌技术生产逻辑集成电路。尽管在Overlay的控制方面当前的工艺水平已经相当好了，但仍然需要对系统化的Overlay问题以及“隐形错误”[1]进行合理的判断，特别是当设计水平紧缩到0．13μm时，这一需求就会显得尤为突出。而且，关于Overlay的高级工艺控制应用，如精确的Overlay测量，将会成为当务之急的需求。这些应用的效果将严格依赖于所采用的Overlay数据的质量。

通常准确度的研究需要校准的人工数据或独立的基准测量方法。迄今为止，校准的Overlay标准还是不可用的。而且，即便是可用的，技术人员也只能判断标准和设备读取值之间的一致程度。况且，无论通过分割线内量测图形结构Overlay测量能否精确地反映器件卜的Overlay状况，这一问题依然是悬而未决的。其它能够在真实的器件结构上收集Overlay信息的独立测量方法同样也需要解决这一问题。与光学测量方法相比，几乎所有可用的基准方法(如AFM)都存在着一个致命的缺点，即产出量非常低。在研究过程中，我们还在合理的时间跨度内，利用自动的CD-SEM(线宽—扫描电子显微镜)生成了基准Overlay的测量方法。

影响Overlay精度(或者说使精度降低)的几个主要因素如图1所示。诸如TIS(由测试手段引起的检测偏移)、TIS-3σ(晶圆上的TIS变异)、工具与工具的匹配程度以及测量的精确度(可反复)等影响因素都来源于Overlay度量工具中。而其它的两个影响因素是由晶圆特性、步进器以及工艺过程决定：

(1)DI／FI偏移(DI／FIBias)，以“DI-FI”表示，是DI-Overlay和FI-Overlay的差值：
(2)Over]ay差值即用分割线的Overlay测量与裸晶内对器件结构的测量差值，以“In-die”表示。

众所周知，DI／FIBias是存在于铝金属技术工艺后期的问题12-41。由于铜金属双重镶嵌技术中金属沉积作用以及工艺定义完全不同，因此DI／FI Bias有望好转。然而，为了判断DI／FI Bias对Overlay精度预算的影响，我们必须要对其特征进行研究。用分割线的Overlay测量和裸晶(或芯片内overlay)的差值也是一个值得关注的问题[5]，而且随着设计尺寸的紧缩这一问题会变得益发突出。

在本文中，阐述了对0．18μm设计标准中采用的铜金属双重镶嵌技术的5个工艺层所做的DI／FI Bias测量结果。由于找不到适当的度量方法，我们仅对其中一层的分割线与裸晶的差值进行测量。将测量结果与Overlay工具的性能相结合，即可得到关于0．18μm设计标准中采用的铜金属双重镶嵌技术的Overlay精度组成的全面描述。同时还确定7今后光刻设计中对组合的由于CD-SEM的测量结构的需求。

1 光学Overlay的度量

光学Overlay度量的目的是明确不依赖工具的Bn向精度的因素，而且量化DI-FI差值。光学FI-Overlay的数据同时也被用做分割线与裸晶片度量趴C较数据。绝大多数光学Overlay的测量在AMD／Fab30晶圆厂的KLA5200XP设备上进行。为了获得跨版本的工具与工具之间的比较，我们也利用KIA-Tencor制造厂的新型Archer10设备进行一些辅助的测量。

考虑到制造工艺的复杂性，我们只选取了5个有代表性的晶圆层进行研究，分别是-PolyGate，LoCal Interconnect，Contact，Via 2和Metal 3。这5个层都会被实施蚀刻操作。它们代表了制造周期的不同阶段(生产线的前期、中期和后期)，而且能够显示出Overlay对象设计的差别。

Overlay方案是通过标准程序生成的。方案中定义了用于后开发阶段(DI)和后蚀刻阶段(FI)的9个检测区域的统一图形以及区域内的5个测试对象。经过验证所有方案都符合精确度、TIS和TIS-3s的要求。由于本研究项目的特殊需求，我们还对每个层进行了一些非标准的测量，即：

(1)收集了整个曝光过程中的Overlay数据，以确定根据Overlay值设定度量工具焦点的效果；
(2)分别测试了每个测量点的TIS值，以评估平均TIS校准和逐点TIS校准的效果。

1.1 建立FI基准

对于光学Overlay的测量，影响overlay准确度的一个重要因素是DI测量和FI测量的差值。在DI阶段，通常前一(队列基准)层的box(或bars)都会被覆上一层薄膜(叠层)，然后成型于接下来的蚀刻阶段。在覆膜、干扰或其它操作步骤中可能存在的不对称因素将会导致失败的或有干扰的Overlay测量结果。而且由于FI阶段的Overlay是清晰的，有明确定义，而且很容易对比，因此考虑以FI Overlay为可靠的基准层。

为了验证这一基准的有效性，充分利用了KLA5200XP提供的各种度量方法来测量FI Overlay，同时记录了测量焦距对Overlay结果的影响。图2中，列出了采用Single Focus(单焦距)方法，即KLA5200XP上的“SingleGrab”所获得的Poly Gate层的标准Overlay数据。为了扩大比例，同时为了使Overlay对聚焦功能的变化更为敏感，将其每个点的标准Overlay定义为在零聚焦条件下为零。

图中的9条线分别对应于晶圆上的9个测量点，测试结果是在焦距变化范围为±500nm的条件下得出的。通过图示，可以观察到对于每个测量点，Overlay数据随测量焦距的变化仅产生1-2nm的变化，即Overlay是不依赖于焦距而变化的。图3列出了采用两种测量方法所获得的Poly Gate FI Overlay数据之间的差值，这两种方法分别是：Single Focus和Double Focus，Double Focus即KLA5200XP中的“Double Grab”。可以看出，两种方法之间的差值在零焦距时在±2nm范围内，当焦距超出零范围时，差值可能会稍微高一些。 由于Single Focus和Double Focus并不存在明显的冲突，因此认为，将零焦距时获得的Single Focus FI Overlay数据作为FI基准值更为可取。并对其它层进行测试也获得了相类似的结果。

1．2 DI／FI Bias

通过下述方法可获得DI／FI Bias：

(1)在DI阶段，晶圆将被标记上序列号和批号；
(2)应用标准的采样方案测量Overlay数据；
(3)继续对此批晶圆进行蚀刻操作；
(4)一旦完成了蚀刻过程，提取出DI阶段被取样的同一晶圆;
(5)在晶圆上与DI阶段相同的位置测量FI Overlay数据。

对5个工艺层进行测量所获得的最差DI／FI Bias结果如表1所示。表中列出了采用平均TIS校准average-TIS calibration(采用晶圆TIS平均值校准所有的点)，和逐点TIS校准site-by-site TIS calibration的结果。可以看出通过逐点TIS校准方法可以减少2-3nm的偏差。

1.3 DI／FI Bias及其对模型化Overlay的影响

通过步进器分析还可以了解DI／FIBias的其它影响：我们分别对两个层(Poly Gate和Local Interconnect)计算了DI和n情况下的步进器修正。为了简化比较过程，仅报告了根据适用于曝光仪的Overlay模型预测值得出的Interfield(互联区域)和Intrafield(内部区域)中DI和FI Overlay最大差值,即在晶圆边界(Interfield)和区域边界(Intrafield)计算出最大数值。为便于分析，采用了KLA-Tencor出品的KLASS4。计算流程为下：

(1)分析DI Overlay数据，生成步进器修正；
(2)计算出预期的最大Overlay值误差，在inter-field和intrafield情况下，仅以模型化的误差为依据;
(3)对n数据，重复步骤1-2：
(4)计算步骤2和步骤3结果的差值。
DI／FI的最大差值如表2所示。

1．4 晶圆上的DI／FIBias

将晶圆上的部分测试结果用矢量图表示出来将有助于研究。PolyGate和Contact层的DI／FI Bias比较如图4所示。尽管在这两种情况下，DI／FI Bias的最大值都约为10nm，但状态是有所区别的：在Poly Gate层，晶圆上的DI／FI Bias是随机的，而在Contact层，它是呈螺旋状的，表明某个工艺过程(有可能是CMP)对DI／FI Bias产生了影响。

1．5 工具与工具的匹配程度

由于工具与工具的匹配是影响准确度的因素之一，因此我们利用KLA-Tencor制造厂的新设备Archer10测量了工艺层的子集。最坏的结果(即最小值和最大值)如图5所示。对大多数层而言，两版工具最差的匹配为5nm左右。只有Poly-DI层的最坏结果为10nm。从图6所示的工具与工具差值的矢量图中可以看出，区域内的局部最大值(0，-2)在某种程度上反映了加剧了的工具与工具之间的差异。更多的研究表明导致差异加剧的原因是某个重要的工艺过程引起了Overlay对象的变化。

(未完)