Verilog HDL 简介

Verilog HDL 是一种硬件描述语言，用于从算法级、RTL级、门级到开关级的多种抽象设计层
次的数字系统建模。被建模的数字系统对象的复杂性可介于简单的门级和完整的电子数字系统之
间。数字系统可按层次描述。