WSix复合栅薄膜工艺开发

摘 要：本文对CVD WSix制造设备及工艺进行了详细的描述，以大量的实验数据为依据，开发出适合本科研生产线WSix复合栅薄膜的工艺标准。

关键词：WSix；“Polycide”复合栅；电阻率；RTP退火

中图分类号：TN405 文献标识码：A 文章编号：1681-1070(2005)03-37-04

1 CVD WSix工艺介绍

在存储器电路生产中，特别是在DRAM、FLASH和SRAM器件工艺过程中，通过在多晶硅上淀积WSix，经退火工艺后形成“Polycide”，复合栅结构，降低多晶硅栅的电阻率从而提高器件的速度。工艺流程如图1所示：

WSix薄膜最重要的优点是电阻率低。在Applied Material P5000设备上，WSix薄膜淀积后(未退火)的电阻率通常控制在750-900Ω·cm。

薄膜电阻率首先取决于硅含量，控制薄膜电阻率主要的工艺参数是SiH4与WF6的分压比、淀积温度、淀积速率。通常总流量中SiH4的含量越高，薄膜电阻率就越高。因为SiH4的含量越高，更多的硅含量就会组合进最终的WSix薄膜中。相反减少气体总流量中SiH4含量可以减少薄膜电阻率。

提高淀积温度也会增加薄膜的电阻率，因为温度越高导致更多的硅会组合进薄膜中，相反温度越低，电阻率就越低。 淀积速率也是影响薄膜电阻率的一个重要因素，淀积速率越高(意味着提高了总反应气体流量)，薄膜电阻率就越低；同样降低淀积速率，会增加薄膜的电阻率，这是因为淀积速率越低，更多的硅会组合进WSix薄膜中。

2 CVD设备调试

本工艺在P5000硅化钨腔进行，腔体结构如图2所示:

如图2所示，在真空环境中，加热灯通过辐射对置于基座上的硅片均匀加热，调节控制参数使系统自动控制加热功率，硅片稳定在工艺所需的温度，随后工艺气体分两路进入气体盒并均匀分布在腔体内，反应生成WSix，并均匀淀积于硅片表面。

调试腔体后，对影响工艺的颗粒、漏率、抽速等几项指标进行检测，数据如表1所示，满足工艺要求。

3 CVD WSix工艺调试

3.1 AMAT P5000 CVD WSix主要工艺规范

AMAT P5000 CVD WSix主要工艺规范如下：

淀积速率:50-200nm／min
电阻率：淀积后 50-900μΩ·cm
退火后(炉管退火1000℃在N2中持续30min。) 70μΩ·cm
反射率(@480 nm在—200nm薄膜上)：115％—120％
应力(多晶硅上)：
淀积后 6-9E9 dynes／cm2
退火后(炉管退火1000℃在N2中持续30min。)9-13E9 dynes／cm2
均匀性(1σ，49points，去边6mm测量)
a：片间均匀性 <2．5％
b：片内均匀性 <2．0％
薄膜不开裂、不剥落

3.2 本组的AMAT P5000 CVD WSix工艺指标

经过工艺调试，本组的AMAT P5000 CVD WSix达到的工艺指标如表2所示。

4 复合栅工艺调试

4．1 复合栅的WSix厚度、方块电阻调试

由于本室没有专门的炉管用于WSix退火，因此想改用RTP设备来用于WSix退火。按照IMEC的350nm厚度的复合栅工艺，相关工艺参数如下：

首先要调整的是厚度200nm与150nm的WSix。

根据淀积速率，200nmWSix的淀积工艺参数设定如下：

●ARGON 400sccm SiH4 400sccm
●WF6L 2．5sccm 工艺压力79．99Pa
●工艺时两极板间距1．143cm 淀积温度400℃
●淀积时间 76s(200nm WSix)、57s(150nm WSix)

实验数据如表3。

4．2 RTP退火条件调试

由于无WSix RTP退火后的工艺资料，我们只能通过淀积200nm WSix薄膜，RTP退火后测方块电阻，如表4，用得到的电阻率验证退火条件。根据IMEC工艺规范退火电阻率p<100μΩ·cm，上面的工艺条件只有1100℃30s和1140℃10s，两个条件满足要求，出于对温度的考虑，最后选择1100℃30s作为多晶复合栅的退火条件。

4．3 复合栅工艺调试

复合栅模块制作工艺分5个步骤：
①多晶淀积(200nm和150nm两个条件)
②多晶注入掺杂(P 30keV 4E15和P 30keV 5E15)
③清洗(Full Clean Mercury→20s20％HF Dip→DI Rinse & Spin Dry)
④CVD WSix淀积(200nm和150nm两个条件)
⑤复合栅RTP退火(1100℃30 s)

掺杂多晶方块电阻测试实验结果如表5:

5 复合栅退火

由表6所示200nm WSix+150nm的注入掺杂(P30keV 4E15)多晶所组成的复合栅退火后方块电阻和片内均匀性符合IMEC工艺规范——退火后复合栅方块电阻Rs＜5Ω／口(<1．5％)。

6 结束语

CVD WSix复合栅工艺主要应用于>130nm工艺，对于<11Onm工艺的复合栅工艺，CVD WSix的颗粒、氟残留、热稳定和复合栅的高A／R都会带来影响。对于工艺尺寸<11Onm的复合栅工艺，新的解决方法是用PVD Clean W腔体制作101型WN／W叠层来代替CVD WSix。由于W的电阻率是WSix的1／6，因此它能比WSix更有效地降低多晶栅高宽比，从而降低光刻、腐蚀工艺的难度，有效提高芯片集成度。