Verilog讨论组精彩内容摘录(一)

问题：

　　我遇到了一个问题，希望能得到帮助。
　　我在用FPGA（ALTERA 10K30）做仿真实验时，内部的计数器总是计数不正常，但是我在微机中用ModelSim仿真的结果是正确的，所以逻辑应该没有问题，问题出在FPGA，请教各位，我该如何解决这个问题。谢谢！
　　I met a question,hope someone could do me a favor.
　　when I used FPGA do simulating experiment, i found the inner counter worked abnormally.but if i use ModelSim do such a experiment,everything is ok.so i confirm the problem should be due to FPGA.
　　who can tell me how to deal with this problem? thanks a lot!

回答一：
　　Have you checked clock signal on scope? Those device really a good clock waveform.

回答二：
　　你用的片子不会有问题吧,检查有么有问题可以只做一个计数器看看计数对不对不就的了.我觉得应该是片子的问题.

回答三：
　　首先请检查FPGA的使用方法！

回答四：
　　我觉得片子有问题的可能性比较小，还是应该先找自己的原因，否则我们一出现问题就把责任说成是芯片的问题，那么问题就不好解决了。而且10K30国内也很多人在用，如果连一个计数器都出错的话，我看ALTERA也就没什么市场了。
　　用ModelSim做仿真，只是从语言角度来验证，它只能说明你的逻辑没有问题，但逻辑最终是要在芯片中靠逻辑电路来实现，所以必须考虑到芯片的一些特性。不知道你的计数器是多少位的？速度是多少？输入的信号质量怎么样？
　　如果你的计数器位数比较多的话，最好是分两级或多级来实现，否则很容易在内部因延迟时间不同而造成问题。

回答五：
Dear Friend

Your words is very right. Anything question? First find from yourself,
2nd others. It is very glad to receive your email. Would you please tell me
your name and contact address.

Best regards
wisdom

回答六：
　　做时序仿真了吗？用ModelSim做或Maxplus2都可以利用布局布线后的延时信息作时序仿真。我怀疑你只作了功能仿真

回答七：
　　我认为这个问题可能出在异步逻辑上（如清零、预置），在功能仿真时这个问题有时不能发现，但用时序仿真时会很轻易地发现原因所在。如果采用同步设计的话，这个问题将不会存在。

回答八：
Dear Sir

Maybe your design have the bug, it is easy that Altera is not synthesis
HDL company, Model sim ensure the HDL simulation right, but the Altera MP2
maybe compiler the project into abnormal staus. In fact, MP2 have the AHDL
counter LPM, you can directly call the module, it is tested available.
Anything I can help you, pls let me know.

Our company sales the Altera FPGA and MAX7xxx, if you need, pls fell
free to contact to me.

Best regards
Wisdom.Zhang