Verilog HDL逻辑操作符

逻辑操作符有:

* && (逻辑与)
* (逻辑或)
* ！(逻辑非)

　　这些操作符在逻辑值0或1上操作。逻辑操作的结构为0或1。例如, 假定:

Crd = 'b0; //0为假
Dgs = 'b1; //1为真
那么:
Crd && Dgs 结果为0 (假)
Crd Dgs 结果为1 (真)
！ Dgs 结果为0 (假)
对于向量操作, 非0向量作为1处理。例如，假定:
A_Bus = 'b0110;
B_Bus = 'b0100;
那么:
A_Bus B_Bus 结果为1
A_Bus && B_Bus 结果为 1
并且:
! A_Bus 与! B_Bus的结果相同。
结果为0。
如果任意一个操作数包含x，结果也为x。
!x 结果为x