Verilog HDL相等关系操作符

相等关系操作符有:

* = =（逻辑相等）
* !=（逻辑不等）
* = = =（全等）
* != =（非全等）

　　如果比较结果为假，则结果为0；否则结果为1。在全等比较中，值x和z严格按位比较。也就是说，不进行解释，并且结果一定可知。而在逻辑比较中，值x和z具有通常的意义，且结果可以不为x。也就是说，在逻辑比较中，如果两个操作数之一包含x或z，结果为未知的值（x）。
　　如下例，假定：

Data = 'b11x0;
Addr = 'b11x0;
那么：
Data = = Addr
不定，也就是说值为x，但：
Data = = = Addr
为真，也就是说值为1。

　　如果操作数的长度不相等，长度较小的操作数在左侧添0补位，例如：

2'b10 = = 4'b0010
与下面的表达式相同：
4'b0010 = = 4'b0010
结果为真（1）。