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ADF 提供了完整且容易使用的 SoC 深亚微米设计环境，以及与客户合作中使用的 CMOS18 与 CMOS12 工具组，而且还拥有技术与客户工程团队 (TCEG) 的支持。它能够使用领先业界的外部与特有 EDA 工具组合来进行 SoC 开发，完美集成器件库、存储器、IP 与工具组以有效率地实现复杂的设计。在支持多重仿真的确认 (sign-off) 环境之外，标准延迟格式 (SDF, Standard Delay Format) 文档可以确保在不同 EDA 工具间的时序能够准确，以达成全速 (at-speed) 仿真与静态时钟分析，同时在每个步骤提供 Scripts、使用者指南与应用笔记等。
飞利浦拥有业界最受欢迎的 ASIC 设计流程工具，涵盖 IP 方块处理与 HDLi 输出到完整测试，以及我们知名的电脑辅助测试 (CAT) 系统测试环境的所有合成。
高端描述语言集成器 (HDLi)
HDLi 可以协助 IP 重用并确保符合我们的设计环境，帮助使用者查看飞利浦 Sea-of-IP 的文件并轻易的选择所需的方块，它以不包含于 ADF 的独立形式提供。
逻辑设计集成器 (LDI)
LDI 主要面向 ASIC netlist 产生的合成、仿真与功率分析，LDI 提供了可以符合大部份常用 EDA 工具的接口。
先进测试集成器 (ATI)
将模块化测试程序自动化成为可以自行增加，我们 CAT 系统中的 ATI 可以将由仿真与设计流程测试工具产生的测试模型加以验证，以符合飞利浦的生产准则。
实体设计集成器 (PDI)
PDI 提供了布局的稳定发展与执行布局后检查，并且完成置放与绕线 (Place & Route)、时序树合成，时序闭合、信令完整性分析与实体验证等可供 GDS-II 的 netlist。
封装集成器 (PI)
拥有功能强大的用户界面 (GUI)，我们先进的 PI 可以让使用者在最终进行芯片组合之前载入芯片的信息并选择封装，同时产生、编辑并检查打线图的可行性。
飞利浦的 CAT 系统是一个完整可测试的测试合成环境，集成了可自动测试可测性问题的工具、加入逻辑并产生测试模型。支持了宏测试 (macro test) 方法，每个宏 (macro) 特定的错误模型与测试产生包含了扫瞄、存储器、功能与边界扫瞄测试，通过将测试分割成数个连续的工作，CAT 系统能够让设计团队共同合作大型专案，同时维持整个测试流程的完整概况。
