用SiGe和SAW 技术实现高速串行互连结构的超精确计时

用SiGe和SAW 技术实现高速串行互连结构的超精确计时

高速时的带宽限制导致了新的变化，PC 板开始采用高速串行连接作为芯片间的连接，而该技术原先主要限于在板间进行数据传输。像支持板级串行交换开关结构及最大数据流达 3.125 Gbps的PCI-Express 和 RapidIO 等互连技术的发展证实了这种情况。Xilinx、Altera 和Lattice 推出的新一代 FPGA 均支持上述趋势，集成了 SERDES（串行器/解串器），能够实现高达 3.125 Gbps 的信号发送速率。

在光学和网络通信领域，即 SERDES 器件的典型领域，信号发送速率也在增加。OC-48 (2.488-Gbps) 器件和系统目前已经完全量产，下一步将发展为 OC-192 (10-Gbps) 和 OC-768 (40-Gbps) 系统。事实上，许多 OC-192 器件都已供货。

在电视和视频广播领域，SMPTE 292 标准反映了向 HDTV（高清晰度电视）的发展趋势，这就要求 SERDES 的速度达到 1.485 Gbps。这种情况使得系统中添加了许多更高速的 SERDES 器件既作为常规处理芯片上的接口，也作为控制流量所需的多端口开关。上述情况的另一直接结果就是系统要求许多高质量参考时钟，上述 SERDES 的收发器都将使用。采用 SAW 振荡器和 SiGe（硅－锗）时钟分配缓冲器的技术和方法实现了提供高质量参考时钟经济高效的方法。

开发串行互连技术

新式串行互连标准（如 PCI-Express 和 RapidIO）的初步应用是替代 PCI 类型的总线，该总线先前用于在 PC 和服务器中连接外设卡和器件至 CPU 芯片组，也在控制层和高性能嵌入式器件市场的系统内部互连中连接 DSP、FPGA、ASIC 和嵌入式存储器。

串行连接使用带有嵌入式 SERDES 的器件收发串行数据。器件的 SERDES 部分转换并行数据为串行数据进行传输，并将接收的串行数据流转换为并行。SERDES 还执行其它必需功能以保持串行连接，如将传输数据进行编码或加密编码，并将接收数据进行组帧、解码/解密。
通常说来，系统通过共享 PCI 总线（图 1）连接至子系统控制层。这种类型总线的问题在于每向总线添加一个子系统就会增加负载，从而导致信号完整性和定时问题，因此也会限制总线能够可靠地运行的速度。总线宽度高（最大 64位）也会使路由复杂化，从而需要大的基架连接器。
采用串行互连的系统用点对点串行连接替代了上述总线（图 2）。开关在系统中进行流量导向，桥接器为原有 PCI 类型系统提供支持。用串行连接替代上述总线有许多优点：更高的吞吐量、可靠性以及性能，从而提高了数据速率并降低设计复杂性、成本、引脚数量和 PC 板面积。

新一代串行互连的目标在于高端通信设备的数据路径。PCI-Express 高级开关规范和 RapidIO 规范的数据层扩展将涵盖此类型应用，其要求包括改善流量控制。此外，每个规范都在进行新一代信号发送方法的评估，其速率将高达，甚至可能超过 6.25 Gbps。

串行互连和参考时钟

图 3 显示了 SERDES 的简图。发送和接收部分都使用参考时钟。该参考时钟指定的速率通常与并行数据的速率相同。举例来说，将并行数据从 250 Mbps 速率上的 10 位转换为 2.5 Gbps 串行流的 SERDES 中，参考时钟通常指定为 250 或 125 MHz（如该器件使用并行输入上的 DDR 计时）。就发送侧而言，参考时钟乘以 PLL 得到串行输出速率。该 PLL 的输出作为比特速率时钟，对输出串行数据进行计时。该时钟必须嵌入串行流中。参考时钟如未作乘法，则有时也可将并行数据寄存到串行器。

在链接的接收机一端，参考时钟设置内部 PLL 的近似频率，以跟踪输入数据流并从中恢复源时钟和数据。对于链接的发送侧时钟和另一侧接收机参考时钟之间的最大容许差，SERDES 器件规定的值较小，典型的值为 6200 ppm。如果发送器时钟和接收机参考时钟超过上述容差之外，则接收机将无法从输入串行流中正确恢复数据和时钟。参考时钟来源必须为稳定的低抖源，并应具备所要求的频率稳定性。参考时钟不稳定将导致串行连接的数据错误。

在传输方面，参考时钟的抖动会影响所传输串行数据的输出抖动。PLL 将过滤出任何大大超过其带宽的高频率抖动，但器件将把任何接近或低于其带宽的抖动直接传递至所传输的串行流（图 4 和 5）。
图 4 显示了运行于 1.25 Gbps 的 CYP15G0401DX Hotlink II SERDES 器件的串行输出。在此情况下，125 MHz 的参考时钟来自清洁的时钟生成器。输出眼图 (output eye diagram) 大开，抖动很低。相反，图 5 显示运行于相同速率的同一器件，但采用质量较低的抖动时钟源作为传输参考时钟。时钟源周期到周期的抖动约为 200 psec，出现在串行输出上。范围读取显示出图 5 中输出的峰值至峰值抖动为 342 psec；采用图 4 的时钟源时该数值则为 95 psec。
根据惯例，系统中的每个 SERDES 器件都用各自专门的高质量晶体振荡器进行计时，从而满足有关抖动要求。对于要求参考时钟速率大于晶体振荡器可获得速率的 SERDES 而言，可采用昂贵的泛音振荡器或在振荡器和参考输入间插入 PLL，使时钟信号放大至所需的速率。添加 PLL 会导致参考时钟出现更多抖动，也会生成与 SERDES 中发送器 PLL 串联的 PLL 系统。串联 PLL 尽管对顺序逻辑类型电路是可接受的，但对于要求参考时钟具有高精度和长期稳定性的系统，我们通常不建议采用它。PLL 的环路带宽特性会传递低频率抖动，也会扩大出现在传输曲线拐点的组件抖动，通常您在此处会发现抖动峰值。串行数据流中多了上述抖动，就可能导致低质量连接，很容易发生数据错误，甚至根本就不能工作。

当各个振荡器对 SERDES 链接的两端进行计时时，ppm 高精度要求两个参考完美匹配，这就需要高精度的晶振。精度越高，往往也就意味着晶振制造商的成本越高。成本较低的选择是采用一对高精度时钟源，并使该时钟的分配不产生额外的抖动或失真。SAW 振荡器和 SiGe 扇出缓冲器两种技术不断发展催生了一种新技术，它是以更可靠和更经济高效的方式使用计时多收发 SERDES 的新方法。

SAW 振荡器

SAW 振荡器是低抖动、高精度器件，您可用其生成达到 1 GHz 的基本频率；最常见的标准频率生成器（基于石英晶体切片 (quartz-crystal cut-based) 的振荡器）生成基本频率的上限仅为约 20 至 30 MHz。AT 与基于泛音的振荡器等其它振荡器能获得更高的频率（AT 是什么意思？笔者认为：AT 代表切过晶格的角度，用于构成晶体谐振器），但它总会产生一些不良问题，如由污染、寄生响应以及较差的抗冲击性等引起的有害振荡。

由于实现了高频率、高精度和低抖动，所以 SAW 振荡器在采用高速串行连接的系统中是理想的 SERDES 参考时钟。
表 1 列出了各种串行标准和系统的某些典型的参考时钟频率和抖动要求。该表显示出，就目前常见的高速串行标准而言，SERDES 参考时钟的频率要求比基本频率晶体振荡器能够更好地适应 SAW 振荡器的范围。频率要求也意味着低频率晶体振荡器必须用基于 PLL 的器件将其放大至所需的频率。但是，该方法也会放大晶体抖动，并增大其自身的抖动，这就使之难以满足规范的要求。

SAW 理论

振荡器器件包括连接至振荡电路的谐振器。晶体振荡器采用相对侧带有导电电极的石英晶体切片作为谐振器，标准就是 AT 晶体切片。对晶体加电压，就会产生机械振动，从而也就生成晶体自然谐振频率的输出电压；这一过程称作压电效应。当连接至振荡器电路时（如皮尔斯振荡器或考毕兹振荡器），加于晶体的电压产生机械振动，从而也就生成晶体自然谐振频率的输出电压。谐振器和振荡器电路位于相同的封装中，可作为频率发生源。典型的输出标准为低电压 CMOS 电平。
SAW 谐振器还采用压电效应生成基本的谐振频率。但是，其工作的方式根本不同。SAW 谐振器包括一个压电基板，通常是 Y 型切片的石英（图 6）。交叉指型金属指针 (Interdigitized metal finger) 刻在基板表面以形成 IDT（内部交叉指型变送器）。当电子信号激活 IDT 时，其在相对极联锁金属指针间生成电场。于是，反压电效应会使基板表面发生机械变形，这就形成表面声波，从变送器两侧向外传播。声波由基板两端的反射器反射，生成驻波并在输出变送器处转换回电子信号。谐振基本频率取决于波的传播速度和交叉指型周期（即传感器金属指针之间的间距）。SAW 谐振器在实际应用中可在约 100 MHz 至 1 GHz 的范围内工作。

当您将 SAW 谐振器连接至振荡电路时，您会得到高质量、高频率生成器件。SAW 振荡器典型的输出标准为差分、LVPECL 或 LVDS，抖动性能在微微秒级上，这也是标准的。因为无需添加 PLL 即可生成更高的频率，所以 SAW 振荡器是理想的时钟源。

SiGe 扇出缓冲器

扇出缓冲器是最简单的计时器件。它采用单通道输入信号并将其重新驱动至多通道输出。但是，用于构建扇出缓冲器的设计和技术会大大影响其性能。本文描述的技术最重要的特性就是器件的内在抖动（也称作添加抖动或抖动生成）。它指的是器件输出输入信号时会添加多少抖动。输入信号上的任何抖动都将通过器件传递到输出信号上。典型的 CMOS 扇出缓冲器可带有的添加抖动为 20 psec p-p 或更高。

采用 SiGe 创建扇出缓冲器会使器件带有高得多的输出频率特性，而内在抖动也会低很多。采用SiGe 工艺在 SiGe 基片上制造双极管，这与仅使用硅为基片的常规双极管不同。锗在硅晶格中的使用产生了降低材料带隙能量的应变 (strain)。带隙降低，就可实现发射极至集电极更大的载波输入，从而增加了晶体管的电流增益 (b)。晶体管越快，内在噪声越低，传统双极管电源与采用器件内部完全差动的架构相结合以增加共模噪声抑制，这都有助于降低器件的抖动生成。这些特点用传统的双极技术是无法获得的，可帮助我们创建高速（超过 1.5 GHz）的低抖动（约 1 psec）扇出缓冲器。这些缓冲器的输入与输出最常见的标准为 LVPECL 或 ECL。

SiGe 扇出缓冲器提供各种输出组合，并且还为冗余计时解决方案提供了多路复用器及交叉点开关。SiGE 扇出缓冲器可分布高速时钟或数据，而不会向信号添加抖动或造成失真。

SAW与SiGe技术的结合

您一旦采用了 SAW 与 SiGe技术，多个 SERDES 的计时系统设计就成为更直接、更经济高效的任务了。我们可只使用一个 SAW 振荡器输入一个 SiGe 扇出缓冲器，以便为系统中所有运行在相同速率上的 SERDES 提供参考时钟。LVPECL 扇出缓冲器的抖动基本可忽略，驱动力量又很强，这意味着只需一个振荡器就可在主板间与主板内分布多个高质量参考时钟信号。使用 SAW 振荡器使设计人员能够获得高速 SERDES 所要求的参考时钟速度，而无需泛音晶体或多个 PLL。SiGe 缓冲器可驱动底板与连接器上的时钟，在系统中的各主板间建立通用的参考定时。

正常的 CMOS 缓冲器与晶体振荡器速度低，而且还会添加较高抖动，这使该方法不太可行；我们要求振荡器与 SERDES 参考时钟输入之间具有短距离互连，因为常规振荡器的驱动级不能支持较长的传输线路。采用常规 CMOS 扇出缓冲器进行缓冲可能会向时钟添加太多抖动，这会造成系统性能欠佳。

图 7 与 8 显示了采用串行互连的一般系统示例，采用此处介绍的方法只需两个器件就可替代多个振荡器。在本系统中，两个器件替代了六个高质量的晶体振荡器。对 0SAW 振荡器与 SiGe 缓冲器的定价使我们只需多个不同振荡器成本的一小部分就能实现解决方案。

参考时钟分配的方法也还是有其优势，可就串行链接的传输与接收终端内在匹配参考时钟所要求的 ppm。自相同源分布参考时钟能够保证 ppm 可在链接两端实现匹配。如果振荡器由于温度或老化效应在频率中慢慢漂移，则串行链接中比特位时钟生成和恢复的精度不会受影响，因为传输和接收 PLL 目前使用通用的定时参考。这就不再需要在链接的两侧使用高精度匹配的振荡器了。

使用上述方法的其他优势在您使用具有嵌入式 SERDES 的 FPGA 时就相当明显了。通常说来，FPGA 要求您为 SERDES 参考采用专门的时钟，其可直接路由至 SERDES 组件。FPGA 逻辑部分使用的时钟通常通过内部时钟模块路由，您可在其中合成频率并通过调节相位偏移来对定时进行优化。时钟模块与逻辑开关会引发时钟噪音与抖动，这就使之不适用于嵌入式 SERDES。实施通常要求专用时钟进行逻辑计时，以一个专用振荡器对 SERDES 进行计时。使用 SAW 振荡器与扇出缓冲器可实现专门的时钟输出，并可直接作为参考时钟路由至嵌入式 SERDES 及其他可用时钟，您可用其对逻辑进行计时。