加速布图（Accelerated Layout）

在Cadence 的Virtuoso平台中，加速布图工具的性能已增强了10倍以上，将复杂操作所需的时间从数分钟降到了数秒，使大多数操作几乎在瞬间完成。设计规则驱动的支持确保了通过结构校正的布局，这一点对130纳米及更小规格来说，尤其显得重要。此外，这种平台还有其它改进：OpenAccess提供3倍的容量和在Virtuoso XL中的直线平面布图等。最近发布的Virtuoso Chip Editor 则为全定制的,基于单元的混合设计提供了快速的全芯片集成功能.

国家半导体技术基础设施集团（National Semiconductor's Technology Infrastructure Group）的高级CAD经理Bill Meier 表示：“我们公司非常成功地在自己的模拟和混合信号设计中使用了Virtuoso加速布图。它的连接驱动的功能是实现快速结构校正的布局的关键所在，此外，这种平台能够在Virtuoso平台中轻松运行寄生参数仿真，这是一种实实在在的改进。”