可适应FPGA优化功能的等效性检查工具

    目前为了在FPGA上进行形式等效性检查，设计师通常必须关闭综合工具提供的时序优化功能。新创企业OneSpin Solutions GmbH即将推出的解决方案由于支持这些优化措施能使FPGA等效性检查变得更加实用。 
    虽然等效性检查被广泛用于ASIC设计，但在复杂FPGA方面的应用远远落后于ASIC，部分原因是很难处理象时序调整(retiming)这样的常见FPGA综合优化功能。“FPGA的优化程度要比ASIC高许多。”OneSpin公司执行总监兼首席技术官Wolfram Buettner表示。 
    在组合式ASIC逻辑中，寄存器在综合前和综合后通常是相同的，Buettner指出，只有寄存器之间的逻辑会被优化。但FPGA在综合后寄存器将不再保持一致，因为有些寄存器会被优化掉。因此只提供逻辑的等效性是不够的，还必须验证包括寄存器在内的时序变化。 
    OneSpin公司脱胎于英飞凌科技公司电路验证环境部门。该公司2006年就推出了360 Module Verifier工具，该工具可检测数字模块和知识产权中的功能错误。该公司还推出了用于ASIC设计的360 Equivalence Checker(EC)等效性检查工具。 
    最新的360 EC-FPGA等效性检查工具则提供了ASIC检查工具所具备的所有功能，包括对FPGA中常用的时序优化功能的支持。它能验证RTL和后综合网表的功能等效性，以及门级和后布线FPGA网表的等效性。还可通过360 Module Verifier作进一步补充，但不是必须。 
    Buettner表示，360 EC-FPGA检查工具的使用对象是非常复杂的FPGA设计，也许是整个FPGA设计市场中最靠前的10%部分。这一领域的设计师需要等效性检查，他认为，但目前只有关闭综合优化功能才能使用。