美学者发表因应纳米级IC变异性挑战的新方法

      一篇在国际物理设计研讨会(International Symposium on Physical Design，ISPD 2007)上获得“最佳论文”奖的作品，提出了一种因应纳米级IC变异性(variability)挑战的新方法；该方法融合了采用后芯片修复的设计最佳化，概括了针对良率设计(DFY)和可制造性设计(DFM)方法论的潜在研究方向。  
　　该篇获奖的论文题目为「针对同步闸尺寸变化和后芯片可调性分配的变异性导向程序(Variability-driven formulation for simultaneous gate sizing and post-silicon tunability allocation)」，作者是美国Maryland大学电子与计算机工程系助理教授 Ankur Srivastava，和其研究生Vishal Khandelwal。 
　　其基本概念是采用可调的频率树缓冲，在芯片加工好后能被用于对问题进行修复。「透过可调组件来修复加工好的、违反约束(violate constraints)的芯片，意味着我们能在设计期间内更轻松地考虑加工随 
　　机性，」Srivastava表示：「在我看来，这一成果在开发具有实践意义考虑设计实践和后加工方法以对付加工变异性的设计方法论中，将被证明是一个重要的里程碑。」 
　　这篇论文提出了“一个整合化的框架(integrated framework)”，在出现后芯片刻调频率树缓冲时执行统计性的闸尺寸调整，因而使良率损失最小化。为减少可调性对任何潜在的面积或性能影响，它确定了每个缓冲要进行的调整范围。该论文作者声称，他们的方法使良率损耗平均仅有3%。 
　　后芯片可调性(tunability)不是一种新方法，作者指出它曾被用于英特尔(Intel)的双核心Itanium处理器。以往的几篇学术论文也提到了后芯片可调性方法。但参与ISPD 2007的专家们表示，目前的研究还没有尝试整合后芯片和前芯片(pre-silicon)最佳化于单一流程内。 
　　而这正是新研究工作的入手点。 假如有一个包含已合成后芯片可调频率树的串行设计，并且可调的缓冲位置已知，它同时执行组合逻辑门的闸大小调整和每个缓冲的时序范围特征化，因而使良率损耗和可调性的成本最小化。 
　　「如果我们不能在加工后修复所有违反规则的错误，那么进行统计时序分析就失去了借口，」Srivastava表示：「但是我不认为那将会太实际。因此在设计期间做一些统计最佳化，把良率损耗问题留给后加工可调能力则成为最佳方法。」 
　　Srivastava表示，其工作旨在发现后芯片调整定位多少，和设计时间统计最佳化做了多少之间的“最佳化平衡点”。其概念是发现可调能力和因可调缓冲而带来的面积功率损失之间最可能的折衷。「当然，当我们有了可调能力，测试工作量会增加，」Srivastava说道；但是他亦表示，论文试图用统一的方式来平衡对面积、功率和测试问题的担忧。 「这是一个应对变异性挑战的有趣方法，」Cadence Design Systems院士、去年的ISPD总主席Lou Scheffer表示：「这是我所见到的谈及统计最佳化的几篇论文之一，并不仅仅是分析。主要的障碍是它还不能马上得到应用，因为很少有人使用可调缓冲，而且很少人进行速度binning。但是这项技术整体看来还是有用的。」