SAR ADC 家族里，最主流的不是电阻串分压那一路，而是电荷重分配（Charge-Redistribution）架构。它的核心是一块二进制加权的电容阵列（CDAC），采样保持和反馈 DAC 两件事由同一组电容完成，靠的是电荷守恒，而不是电阻分压。从工业传感器、电池节点，到雷达中频采集，再到 AVR XMEGA、STM32 这些 MCU 的内置 ADC，绝大多数都是这个路子。
一、它到底长什么样
整个内核就四块：
• 二进制加权电容阵列 CDAC：既是采样电容，也是 DAC 电容，是最吃面积也最决定性能的部分。
• 高速比较器：只判极性，不放大，速度要跟上每一位的比特周期。
• SAR 控制逻辑：从 MSB 到 LSB 做二分搜索，吐出 N 位码。
• 开关阵 + 参考电压 VREF：决定每个电容底板是接 Vin、GND 还是 VREF。
关键一句：采样动作本身就在电容上完成了。顶板在采样结束后浮空，电荷被"锁"住，所以不需要一颗独立的采样保持运放。这正是它比别的结构更省功耗、更省面积的根源。
二、三步走完一次转换
1. 采样
所有电容底板切到 Vin，顶板接地。阵列总电荷：
电荷稳稳存在电容里，输入信号的幅度此刻已被"拍"进阵列。
2. 保持
顶板断开、进入浮空节点；所有底板从 Vin 切到 GND。电荷无处可去，只能重新分配，顶板电位被拉到一个与 Vin 成比例的残余电压。这一步就是无运放的采样保持。
3. 逐位电荷重分配
SAR 从最高位开始：
1. 把第 k 位对应电容的底板切到 VREF（试探"加一勺电荷"）；
2. 阵列电荷重分，顶板残余电压移动半个 LSB 档；
3. 比较器判极性：残余为负，说明这一位该是 1，电容留在 VREF；为正，说明 0，电容回 GND；
4. 下移一位，重复，直到 LSB 敲定。
整个过程就是一次二进制二分搜索，N 位正好 N 个时钟周期。整个机制的物理基础只有一条——电荷守恒。线性度（INL/DNL）最终落在电容的匹配精度上，跟电阻比值几乎无关。
三、为什么它这么受欢迎
功耗低。 只有电容开关来回翻转的动态功耗，几乎没有静态电流，电池供电节点能跑到微瓦级。
集成友好。 CMOS 里单位电容的匹配能做到远优于电阻比，面积和工艺迁移都漂亮，所以 MCU 片内 ADC 几乎清一色选它。
结构精简。 采样 + DAC 复用同一组电容，砍掉独立 S/H 运放，省的是功耗也是噪声源。
分辨率区间刚好卡在甜点。 8/10/12/14 bit 最常见，采样率从几 kS/s 到 5 MS/s 是主战场，少数高速变种能摸到几十 MS/s。
四、设计时必须盯着的坑
VREF 的瞬态电流冲击。 每一位切换，电容都要从 VREF 抽一口电荷、或往回灌一口，VREF 引脚上是一串尖锐的电流毛刺。基准一旦扛不住，电压就抖，SNR 直接崩。这也正是你那颗曲率校正分流带隙基准必须后接缓冲运放的原因——分流基准驱动能力弱，裸接 SAR 基本必翻车。
电容匹配封死精度上限。 高位电容差一点点，DNL/INL 就难看。16 bit 以上版本通常要靠片上校准或者冗余位来救。
输入阻抗是码值相关的。 CDAC 的输入电容会随着转换码变化，不是恒定负载。前端驱动运放要同时对付电荷注入和建立时间，高速场景下尤其要选带宽富余的运放。
电荷注入与时钟馈通。 开关 MOS 的沟道电荷、栅电容耦合会往顶板甩误差。走差分 CDAC 能把这部分共模误差大幅抵消，这也是雷达 I/Q 中频链首选差分 SAR 的理由。
五、器件与片上实现的分布
独立器件里，TI 的 ADS7822、ADS8688，ADI/Linear 的 LTC23xx 系列都是典型电荷重分配 SAR，单端、差分、带前端调理的各种变体都有。
片上侧更普遍：ATXMEGA A3U 的 12 bit 内部 ADC 就是这一架构；STM32 的 ADC12、SAM 系列的 AFEC 也同属一家。它们适合做辅助监测、低速采集，跟外置高速 SAR 是分工关系，不是替代关系。
放在 ADC 谱系里看：Flash 用速度换面积和功耗，Σ-Δ 用速度换极致精度（24 bit 级、带宽很低），电荷重分配 SAR 站在分辨率、速度、功耗、成本四者的交点上，这也是它成为"默认选项"的原因。
六、接进你的 24G 雷达信号链
一条典型路径：
24G 雷达 MMIC 的 I/Q 中频 → 低噪高速运放（OPA678 一类开关输入型）→ 抗混叠 RC → 差分电荷重分配 SAR ADC → Zynq PL 做 FFT
VREF 由曲率校正分流带隙基准 + 缓冲运放供给；XMEGA A3U 的内置 SAR 则负责温度、供电、慢速诊断这类辅助通道。
落地时三条硬规矩：
• VREF 走线要短，就近打低 ESR 陶瓷去耦，容量按切换电荷总量留足余量；
• 前端运放必须在采样窗口内完全建立，把最大阶跃输入下的建立时间算进时序预算；
• SAR 时钟和数字数据线远离模拟输入与基准节点，数字边沿耦合进顶板就是杂散。
七、什么时候选它，什么时候别选
优先上电荷重分配 SAR：
• 8~14 bit，几十 kS/s 到 5 MS/s 的中等速率；
• 工业传感器、压电激励/反馈采集、雷达中频、电池低功耗节点。
别用它硬扛：
• GS/s 级超高速采样 → 换 Pipeline 或 RF ADC；
• 20 bit 以上、带宽极低、追求绝对精度 → 换 Σ-Δ。
八、工程翻车 TOP4
1. 分流基准直连 VREF，没加缓冲：切换瞬态电流把基准拖塌，SNR 掉得毫无征兆。
2. 前端运放带宽不够：采样窗关掉时还没建立完，采到的幅度系统性偏小。
3. 数字时钟贴着模拟走线：时钟馈通直接叠进输入，FFT 里冒出固定杂散。
4. 忽略输入电容随码变化：前端运放环路稳定性被破坏，高速版本尤其容易莫名振荡。
