在单颗芯片内部把嵌入式控制 CPU 内核与可编程逻辑单元深度集成，让软件控制与硬件并行逻辑异构协同——这种"MCU + 片内可编程逻辑"的架构，正被用来替代外部 74 系列逻辑和小规模 CPLD，解决纯 MCU 方案中软件中断抖动、响应延迟不可预测的老问题，在工业实时控制、电机驱动和功能安全系统中应用广泛。
需要先区分两类形态：一类是MCU 片内外设级的轻量可编程逻辑，这是当前主流工业 MCU 的做法；另一类是SoC 级的 MCU-FPGA 异构（如 Zynq、AG32），逻辑规模大，但成本和开发门槛也更高。
一、两类集成架构
架构一：MCU 内置轻量级可编程逻辑外设
可编程逻辑在这里以 MCU 内部外设的形式存在，逻辑规模较小，通常几十到一百多个逻辑单元，并非独立的大 FPGA。配置数据存储在片上 Flash，上电自动加载，不需要外部配置 Flash。逻辑单元直接与片内 PWM、ADC、定时器、事件系统、GPIO 高速直连，通过内部总线交互，不存在芯片间的 IO 延迟。
具体来看：Microchip 的 CLB（Configurable Logic Block）在 PIC18-Q35 上最大 128 逻辑单元，PIC16F13276 为 32 单元，上电后可独立于 CPU 完成逻辑初始化，适合做功能安全启动逻辑。TI C2000 系列 DSP-MCU 的 CLB 可自定义 PWM 生成、故障逻辑与编码器解码，面向电力电子和电机控制。NXP MCX 系列提供 PLU 加 FlexIO，FlexIO 侧重自定义串口/并口，PLU 负责组合逻辑与简单状态机，并与 eFlexPWM、事件发生器深度耦合。Microchip AVR 的 CCL（Configurable Custom Logic）则用于小规模门逻辑、信号同步和毛刺滤波。
开发方式以图形配置工具为主，部分支持简易 Verilog 子集，不需要完整的 FPGA 工具链，门槛远低于独立 FPGA。逻辑为非易失配置，上电立即生效，CPU 尚未启动时逻辑就已经可以工作。
架构二：SoC 级异构集成（MCU 硬核 + FPGA 大逻辑阵列）
由 MCU 处理器系统 PS 与大规模可编程逻辑 PL 组成，逻辑单元数千到数万，需要外部配置存储器，采用完整的 HDL 开发流程。典型如 Xilinx Zynq-7000（ARM 双核 A9 + FPGA），以及国产 AG32（RISC-V MCU 内核 + 约 2K 规模 PL 逻辑阵列，片上 AHB 高速总线互通）。
这类方案逻辑资源强大，但成本高、功耗更大、开发周期长，一般用于复杂算法加速和高速接口。作为对照，传统的 MCU + 外部 CPLD/FPGA 分立方案，两片芯片之间靠 GPIO 通信，存在 IO 延迟、PCB 走线和 BOM 增加的问题，上电还需对外部 PLD 进行配置，启动存在延迟。
二、片内可编程逻辑的核心能力
纳秒级确定性行为，与 CPU 并行运行。 逻辑硬件独立执行，不受 CPU 中断和 RTOS 调度抖动影响，甚至可以在 MCU 休眠模式下独立处理 IO 事件，降低整机功耗。典型应用如正交编码器硬件解码、故障快速关断 PWM，都不依赖 CPU 中断响应。
软硬件分工协同模型。 MCU 软件负责高层业务逻辑、通信协议栈、算法、参数整定和人机交互；可编程逻辑 PL 负责底层时序、信号滤波、毛刺消除、故障联锁、自定义 PWM、简单状态机和胶水逻辑。两者通过内部事件系统、寄存器和中断双向通知：PL 硬件捕获事件后触发 CPU 中断，CPU 写寄存器动态修改 PL 参数。
典型功能场景。 一是胶水逻辑，替代 74 系列的与门、或门、译码器；二是信号预处理，包括异步信号同步、毛刺滤除、按键硬件消抖；三是电机与电源控制，如自定义 PWM、硬件故障联锁、过流时硬件即刻封锁输出；四是简易协议硬件生成，像 WS2812 这类脉冲驱动，CPU 只需送数据，时序由硬件完成；五是功能安全，上电独立自检逻辑可在 CPU 未运行阶段就把 IO 设置为安全状态。
三、核心优势
BOM 成本更低——省去外部 CPLD 和门阵列器件，外部器件数量减少。延迟极低——片内信号通路，无芯片间 IO 交互，故障响应可达数十纳秒。上电即时工作——配置存于片上 Flash，复位即可运行逻辑，不必等待 CPU 固件启动。资源紧密耦合——可直接访问片内 PWM、ADC 和事件系统，系统整体性强。功耗可优化——CPU 进入休眠后由 PL 逻辑持续监测外部事件，事件触发再唤醒 CPU，从而降低平均功耗。
四、局限与工程约束
逻辑规模有限是首要约束：轻量 CLB 只有几十到一百多个逻辑单元，无法实现复杂算法和大型状态机，复杂逻辑必须选用 Zynq 这类 SoC。工具链也有约束，大多只支持图形化配置或 Verilog 子集，对完整 Verilog/VHDL 的支持有限。调试难度偏高，PL 内部信号不可直接观测，需要引出到 GPIO 或通过寄存器采样调试。功能安全方面需注意，PL 配置属于 Flash 配置数据，功能安全项目必须考虑配置完整性校验。至于异构 SoC 方案，成本、功耗和开发难度都显著提升，不适合低成本量产。
五、三类方案的选型定位
MCU 内置 CLB/PLU 外设的逻辑规模在几十到 128 LE，配置存于片上 Flash、上电自加载，使用图形配置或简易 HDL 子集开发，典型用途是工业控制、电机、电源领域，替代小 CPLD。MCU 外接 CPLD 的逻辑规模为几百到上千 LE，配置存于外部 Flash，使用 HDL 开发，属于原有分立设计，BOM 更高。Zynq/AG32 异构 SoC 逻辑规模达数千到数万 LE，需要外部配置 Flash 和完整 FPGA 工具链，面向高速接口与复杂算法加速。
六、工程开发关键要点
任务边界要划清——把时序苛刻、需要确定性响应的部分交给 PL，业务逻辑和参数处理交给 MCU 软件，不要试图把复杂业务全部塞进可编程逻辑。要善用内部事件系统——PL 输出事件直接触发 PWM、ADC 采样，避免 CPU 中转引入延迟。功能安全系统中应对 PL 配置做 CRC 校验，故障状态下由 PL 硬件强制 IO 进入安全态。调试手段上，可将关键内部 PL 信号引出到 GPIO，配合示波器观测时序。最后，CLB 资源非常有限，务必提前做逻辑资源估算，避免后期资源耗尽返工。
注：以上内容基于公开资料整理，具体以厂方正式规格书与工具链文档为准，仅供学习参考。
