FPD-Link III解串器集线器（Deserializer Hub）是汽车ADAS多摄像头系统的核心器件。它接收多路3Gbps FPD-Link III串行链路，将多路摄像头视频流聚合、路由后，输出标准MIPI CSI-2（D-PHY 1.2 / CSI-2 v1.3）给SoC图像处理器。该器件支持同轴POC电缆供电或STP屏蔽双绞线，内置双向I2C透传、多相机同步及链路诊断功能。典型型号包括DS90UB936-Q1、DS90UB962-Q1和DS90UB964-Q1。
核心架构与链路流向
数据从远端摄像头出发，经配套串行器（如DS90UB935-Q1或953-Q1）转换为FPD-Link III信号，通过同轴或STP线缆传输至Hub解串器的接收端口（RINx）。Hub内部完成数据恢复、均衡、聚合路由后，由MIPI CSI-2 D-PHY发送器输出至SoC。控制通道则利用FPD-Link III内嵌的双向后台通道，透传I2C、GPIO和同步信号，无需额外控制线。
在关键硬件能力上，每个FPD-Link III接收端口最大支持3Gbps视频有效载荷，内置自适应接收均衡以补偿线缆损耗，同时支持POC同轴电缆供电（单端50Ω）或100Ω差分STP线缆。DS90UB936-Q1提供2路输入，DS90UB962-Q1和DS90UB964-Q1均提供4路输入。
MIPI CSI-2输出接口符合D-PHY 1.2和CSI-2 v1.3标准，每Lane速率可选400/800/1200/1500/1600Mbps，每端口支持1/2/3/4数据Lane，支持4个虚拟通道（VC）及ECC/CRC校验生成。端口复制模式可将一路视频同时输出到两个CSI端口，用于记录与并行处理。DS90UB936-Q1具备2组独立CSI-2输出端口，DS90UB962-Q1为1组，DS90UB964-Q1为2组。设计时需特别注意带宽约束：所有输入摄像头总带宽不能超过CSI-2输出总带宽，多摄像头聚合必须做带宽预算。
多相机同步方面，Hub内部帧同步发生器可输出同步GPIO给远端串行器，实现多摄像头帧触发对齐，这是环视系统必备功能，且具有超低数据通路延迟。控制与诊断上，支持双I2C快速增强模式（最高1Mbps），I2C透传使SoC能直接访问远端摄像头传感器寄存器；丰富的GPIO可用于同步触发、链路状态指示和故障上报；链路故障检测涵盖断线、短路、信号劣化等，满足ADAS功能安全需求，并提供ISO-26262配套文档。
关键电气与封装参数
三款器件均采用1.1V内核和1.8V I/O双电源域，符合AEC-Q100 Grade 2汽车等级（-40℃至+105℃），封装为9×9mm VQFN-64。兼容的远端串行器包括DS90UB935-Q1、953-Q1、933-Q1，其中DS90UB935-Q1为3Gbps摄像头端CSI-2转FPD-Link III的配套器件。
典型应用场景
该系列Hub广泛应用于汽车ADAS环视系统（SVS），4路广角摄像头信号被聚合后输出MIPI CSI-2至域控制器SoC；也用于CMS摄像头监控系统、DMS驾驶员监测。此外，多传感器聚合（如ToF、激光雷达、卫星雷达的FPD-Link III接口数据汇聚）以及工业机器视觉多相机远距离传输也是典型应用。
PCB硬件设计要点
FPD-Link III接收通道方面，POC同轴需保证50Ω单端阻抗，接收端增加隔直电容和POC偏置电路；STP差分线缆需控制100Ω差分阻抗，RINP/RINN差分对内严格等长。接收端口应选用低电容汽车级TVS管做ESD防护。
MIPI CSI-2 D-PHY输出需控制100Ω差分阻抗并对内等长；FPGA/SoC接收端应开启D-PHY片内终端，禁止外部额外并联100Ω电阻；HS/LP模式高速信号应远离FPD-Link III接收模拟走线，隔离串扰。
电源域设计需注意双电源供电（内核1.1V，I/O及CSI-2为1.8V），每个电源引脚就近放置0402 0.1μF去耦电容；VQFN封装的裸露焊盘必须可靠焊接到GND地平面，以确保散热与接地。参考时钟REFCLK为25MHz LVCMOS输入，精度要求±100ppm，时钟走线应远离高速差分信号。I2C为开漏结构，外部上拉至1.8V，走线路径应避开FPD-Link高速模拟走线，防止耦合噪声。
优劣势总结
优点包括：单芯片集成多路解串与视频聚合，减少BOM并简化域控制器布局；支持POC同轴电缆，线束成本低，汽车量产成熟；硬件多相机同步且延迟极低；I2C透传使远端摄像头寄存器访问透明；完整链路诊断面向ISO-26262功能安全；输出标准MIPI CSI-2，可直接对接主流汽车SoC。
缺点包括：CSI-2聚合输出带宽存在上限，多摄像头高分辨率高帧率需谨慎规划带宽；需要1.1V和1.8V两路电源；VQFN-64封装PCB布线密度高；D-PHY高速CSI-2对阻抗和等长要求严格；必须配对专用FPD-Link III串行器，不能通用普通SerDes。
常见设计坑
设计中易犯错误有：POC同轴省略隔直电容，导致直流供电直接进入芯片RIN引脚造成损坏；CSI-2输出外部再加100Ω终端电阻，而SoC片内ODT已开启，阻抗减半致使眼图恶化；多摄像头总输入带宽超过CSI-2输出最大带宽，引发丢帧和数据包错误；REFCLK时钟精度超100ppm，导致CSI-2输出时序异常、SoC解包失败；FPD-Link接收模拟走线与CSI-2高速走线长距离平行耦合，造成图像出现条纹噪声。
注：以上信息综合自网络及公开资料，仅供学习参考。
