Rambus Inc.推出由PHY和控制器IP组成的PCI Express（PCIe）6.0接口子系统。Rambus PCIe Express 6.0 PHY还支持最新版本（3.0版本）的Compute Express Link（CXL）规范。
PCIe 6.0接口子系统（图片来源：Rambus Inc.）
Rambus接口IP总经理Scott Houghton表示：“人工智能/机器学习（AI/ML）和数据密集型工作负载的快速发展正在推动数据中心架构的持续演进，并要求更高的性能水平。Rambus PCIe 6.0接口子系统可通过一流的延迟、功耗、面积和安全性，支持下一代数据中心对性能的要求。”
Rambus PCIe 6.0接口子系统的数据传输速率高达64GT/s，并且经过全面优化，可满足先进异构计算架构的需求。该子系统中的PCIe控制器具备完整性和数据加密（IDE）引擎，专门用于保护PCIe链接和通过它们传输的重要数据。另外在PHY方面，它还提供对CXL 3.0的全面PHY支持，支持缓存一致性内存共享、扩展和池化的芯片级解决方案。
IDC计算半导体研究副总裁Shane Rau表示：“PCIe在数据中心无处不在。为了支持新一代应用的更高性能要求，企业正在不断提升速度和带宽，进而使CXL的重要性日益提升。越来越多的芯片公司开始支持新的数据中心架构，因此获得高性能接口IP解决方案将成为实现该生态系统的关键。”
Rambus PCIe 6.0接口子系统有以下主要特性：
• 支持PCIe 6.0规范，包括64 GT/s数据传输速率和PAM4调制信号
• 实现低延迟前向纠错（FEC），保证链路稳健性
• 支持固定尺寸的FLIT，可实现高带宽效率
• 向后兼容PCIe 5.0、4.0和3.0/3.1
• 通过IDE引擎（控制器）实现最先进的安全性
• 支持CXL 3.0，用于优化内存资源的新使用模式（PHY）
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