VHDL语言诞生于1982年，最初是由美国国防部开发出来供美军用来提高设计可靠性和缩减开发周期的一种使用范围较小的设计语言。1987年，VHDL被IEEE确认为标准硬件描述语言。VHDL和Verilog是当前电子系统硬件行为描述领域最主流的两种语言。此前，Gowin Synthesis已支持Verilog/System Verilog语言的全流程编译综合。
“VHDL语言的支持进一步完善了高云自主开发的综合工具对传统RTL语言的编译支持，也进一步满足了用户在各类开发需求下的不同语言编译或混合编译需求。”高云半导体软件资深总监刘建华博士表示，“高云自主研发的综合工具自发布一年多以来，在编译质量和用户体验上已经受到了很多客户的好评，也有很多用户在自己的设计开发过程中将Gowin Synthesis作为默认首选的综合工具，相信此次VHDL流程的支持，将为我们更多的用户带来更大的便利！”
VHDL编译的支持，在完善Gowin Synthesis编译流程的同时，也进一步完善了高云FPGA开发的整个工具链，高云将持续为用户提供更加快速的器件支持、更优质的编译结果和更好的用户体验。云源?设计软件1.9.5版本将支持上述最新的逻辑综合工具，同时延续Synplify Pro的支持。
