即将到来的新一代芯片工艺将不仅使器件密度有极大增加，而且由工艺及器件变化带来的挑战比20年前所有工艺带来的挑战更为严峻，波特兰州立大学电气与计算机工程教授Robert Daasch如是说。在国际测试会议的一次讲演中，Daasch预言：“材料的重新组合，加之原子级粒度，将使下一代半导体更易受器件变化的影响。”
Daasch称，挑战之一就是器件变化对已设计的芯片的影响，挑战之二则是要如何把变化考虑到芯片测试之中，然后管理相应的测试工艺。作为波特兰州IC设计与测试实验室的负责人，Daasch负责设计与测试之间相互依赖关系的研究与教学活动。
Daasch预测，材料的变化及日益增加的器件的可变性将导致更多的统计测试。由于特征(尺寸)依据单个原子而变化，制造工艺将在基本CMOS器件中产生更多的缺陷。Daasch说：“故障模式的数量与类型将会增加到这样一个程度：我们看到的是不能轻易辨别物理原因的故障。”新型器件或许会存在固有的不可靠性，除非设计时对工艺的可变性予以考虑并把测试整合到设计之中。
Daasch称，业界正在形成不同的趋势。硅缺陷水平将上升，而其结果导致的故障模型的增加会对测试成本造成压力。与此同时，统计测试会导致测试数量及测试延续时间的减少。随着缺陷的增加，测试将不得不解决对更快缺陷分类的需要。测试还必需反馈这些信息以使有关成品率和可靠性的补救努力成为可能。Daasch说：“系统性缺陷将减少可接受的窗口。”
统计测试构架能扮演数据采集点的角色并帮助创建自适应测试格式。从长远看，自适应测试将预示一个更富动态的测试，这一测试将导致每一块裸片有不同的测试结果。
下一代的设计将必需同时解决材料与设计测试的问题。仅仅扩展现有的实践无法预见统一的“材料—设计—测试”工艺能克服面临的问题所带来的挑战，Daasch说。
“设计进度表需要改变并缩短，以便测试开发及非关键路径的调试，”他说，“否则，测试就会成为产品开发过程中最大的瓶颈。”
