采用全新设计方法能够将电路的密度提高33%(注：采用富士通半导体的ASSP元件的验证结果)，并可将最终的线路布局时间缩短至1个月。这种设计方法将整合至富士通半导体的各种全新客制化SoC设计方案中，协助客户开发RTL-Handoff SoC元件。富士通半导体预计自2014年2月起将开始接受采用这种全新设计方法的SoC订单。
采用28奈米等顶尖制程技术的SoC元件需要有越来越多的功能与效能，进而要在晶片中布建越来越多的电路。未来SoC的设计将日趋复杂，开发时间也将会因此较以往增加，同时如何有效解决功耗问题也成为设计业者的更大挑战。
为因应日趋复杂的SoC设计，富士通半导体所开发出的创新设计方法将能实现更高的电路密度、更短的开发时程和降低功耗，并整合至富士通半导体的各种全新客制化SoC设计方案中，协助客户开发RTL-Handoff SoC元件。相较传统的设计流程，设计业者可采用富士通半导体的全新设计方法在相同大小的晶片中增加33%电路，更并可将最终的线路布局时间缩短至1个月。
全新设计方法有效将White Space最小化
全新的独家设计流程可估算出较容易布线的平面图，并根据布线路径与时序收敛为内部资料汇流排进行最佳化。这些设计步骤可将无法建置电晶体的White Space数量降到最少，因而可让晶片容纳更多电路。
透过专利技术协调逻辑与物理架构
此专利技术无须更动任何逻辑设计，即可自动针对物理布线进行网表资料合成，并可提升整体设计的布线效率和让时序收敛变得更容易，因而可有效减少最终布线流程所需的时间，更可达到更高的密度整合度。
富士通半导体是世界级的ASIC供应商，多年来运用在业界累绩的傲人成绩和专精技术，持续提供一站购足的完整客制化SoC解决方案，其中结合了先进设计建置、制造服务和系统级研究、开发支援等服务。透过上述解决方案，富士通半导体将能支援客户快速开发高效能及省电的SoC元件。
