1．UART接口部分
如图1所示为UART接口框图，其中并行数据总线为8位，输出SOUT可以设置奇偶校验。
如图1 UART接口框图
SOUT输出格式如图2所示。
如图2 SOUT输出格式
(I)UART发送逻辑
UART发送逻辑需要与微处理器/微控制器的并行数据总线及读/写控制线相连，发送逻辑包括保持寄存器、控制逻辑及移位输出逻辑。Write信号为低时，发送逻辑从总线读入待发送的数据，并装入发送保持寄存器。然后等待Write信号释放，置发送标志位。启动一次发送，将串行数据送到SOUT，如图3所示。
(2)时钟分频模块
分频模块是发送控制逻辑的第2个部分，此模块将系统时钟分频得到一个与波特率相同的发送时钟TXCLK，TXCLK由一个3位的计数器产生。当计数值为0时，TXCLK翻转。UART发送口的串行数据在TXCLK上升沿变化，如图4所示。
(3)移位输出逻辑
移位输出逻辑中START TRANSMIT逻辑输出一个START信号到SOUT，SHIFT OUT逻辑移位发送寄存器并将数据输出到S0UT。当paritycycle信号有效时，奇偶校验位被输出到SOUT，一旦奇偶校验位输出，则STOP BIT会出现在SOUT。同时txdone置“1”，如图5所示。
如图3 UART发送状态
如图4 TXCLK发生逻辑状态
(4)UART接收逻辑
UART接收逻辑对IrDA模块接收到的SIN信号进行解码，同时将接收到的字节数据送至微处理器/微控制器的数据总线。SIN信号中的一个低电平为起始位，并且持续8个时钟周期，如图6所示。
如图5 SOUT控制逻辑状态
如图6 UART接收逻辑状态
