CoolRunner-II器件在XC2C128(128个宏单元)以上的器件内嵌入了一个时钟分频器模块，该模块具有两个控制输入脚，即GCK2(全局时钟输入脚)和CDRST(外部同步复位脚)；两个延迟控制位用于设置当复位信号撤销后，是否需要延迟后输出分频信号。时钟分频系数η为2、 4、 6、 8、 10、 12、 14和16。
ISE 10设计工具中的XST综合工具可以自动地推论以下分频模块库。
（1）CLK_DIVn：不带复位和延迟控制的分频器（η为2、4、6、8、10、12、14和16）。
（2）CLK_DIVnR：带复位，但没有起始延迟控制的分频器。
（3）CLK_DIVnSD：没有复位控制，但需要进行起始延迟控制的分频器。
（4）CLK_DIVnRSD：包括复位和起始延迟控制的分频器。
例1：VHDL语言。
（1）2分频（没有复位和起始延迟控制）。
Component CLK_DIV2 is
port (CLIKIN ： in STD_LOGIC；
CLKDV ： out STU LOGIC)；
and component；
UI： CLK_DIV2 port map(CLKIN ＝> clk、
CLKDV ＝> clk_div_by_2);
(2)16分频(复位和带有起始延迟控制)。
Component CLK_DIV16RSD IS
port (CLKIN ： in STD_LOGIC;
CDRST ： in STD_LOGIC;
CLKDV ： out STD_LOGIC)；
end component;
U1:CLK_DIV16RSD port map (CLKIN => clk,
CDRST => clk_div_rst,
CLKDV => clk_div_dy_16);
