全球电子设计创新企业Cadence设计系统公司 (NASDAQ: CDNS)与领先的全球半导体晶圆厂UMC (NYSE: UMC, TSE: 2303)日前宣布推出基于通用功率格式（CPF）的低功耗参考设计流程，面向UMC 65纳米工艺。该参考流程让客户能够在使用UMC的低功耗套件时实现最佳的65纳米低功耗设计，该套件中包含了基于CPF的库和其他知识产权。
这种65纳米低功耗参考流程使用UMC的“Leon”测试芯片作为参考设计。Leon是一个开放源码的32位RISC微处理器内核，含有其它复杂元件包括SRAM。这种Leon芯片被分成多个电压域，使用Cadence低功耗解决方案进行设计、验证、实现与分析。经过Leon测试芯片证明，该65纳米参考设计流程与UMC低功耗五金|工具包的结合能够在提高效率的同时管理设计复杂性、缩短上市时间并降低制造风险。
该UMC 65纳米低功耗参考设计流程重点突出了Cadence低功耗解决方案的一些主要性能，包括 Cadence Incisive? 统一模拟器进行门级低功耗模拟；Cadence Encounter? RTL Compiler进行合成、低功耗与DFT单元插入；Encounter Conformal Low Power进行等效验证与低功耗设计实现检查；用于ATPG的Encounter Test；用于区块配置、功率规划和布局与绕线的 SoC Encounter RTL-to-GDSII系统；用于时序和SI签收的Encounter Timing System；Cadence QRC Extraction；用于静态功率与IR分析的VoltageStorm? PE；和功率提升时对突波电流进行动态分析的VoltageStorm DG 与 Virtuoso? UltraSim。此外，UMC的低功耗套件，包括其对应CPF的库，被确认为参考设计流程开发的一部分。
“我们正在与Cadnece紧密合作，解决设计师在65纳米下面临的复杂设计问题，同时通过综合的低功耗解决方案实现更快的量产化，”UMC的设计方法学副总裁钱达生(Darsun Tsien)说。“通过我们与Cadence的长期合作，我们能够为设计师提供经过验证的低功耗技术，管理功耗问题并实现大胆的快速上市目标。”
“这种基于CPF的流程是Cadence与UMC共同合作的成果，加快了低功耗设计的实现，”Cadence前锋倡议与IC数字部门全球副总裁徐季平(Chi-Ping Hsu)说。“UMC工艺技术与Cadence低功耗解决方案的结合为我们的共同客户提供了实现大胆项目目标的能力，同时能够在整个设计过程中保持低功耗目标。”
