DIGITIMESResearch观察，系统级封装（SysteminPackage；SiP）结合内嵌式（Embedded）印刷电路板（PrintedCircuitBoard；PCB）技术虽符合移动设备小型化需求，然于供应链与成本存在问题，另一方面，扇出型晶圆级封装（Fan-outWaferLevelPackage；FoWLP）不仅设计难度低于矽穿孔（ThroughSiliconVia；TSV）3DIC，且接近2.5DIC概念与相对有助降低成本，可望成为先进封装技术的发展要点。

    SiP可堆叠多颗芯片，搭配内嵌式PCB技术，将被动元件或无法SiP的芯片内嵌于PCB，再封装SiP于PCB上，将有利于设备缩减体积，然因PCB的配线密度低于芯片，在内嵌芯片于PCB前，尚需经过可增加接点（Pad）间距的重新配置层（Re-DistributionLayer；RDL）制程，此造成供应链结构复杂，且一般PCB的制程良率约95%，采用内嵌式PCB技术，在PCB制程中5%的瑕疵品内将含有价格较高的芯片，亦将在成本构造上产生问题。

    另一方面，为增加芯片与载板、PCB间的I/O（输入／输出）数，TSV3DIC的概念渐成形，然其设计难度高，因此出现2.5DIC，亦即在芯片与PCB间使用矽中介层（Interposer），再进行TSV，而由于2.5DIC相对TSV3DIC不利于缩小体积，且存在TSV矽中介层成本甚高等问题，是以接近2.5DIC概念但有利于降低成本的FoWLP技术渐受重视。

    DIGITIMESResearch观察，FoWLP在比芯片更广的面积中构成凸块阵列（BumpArray），可对应配线密度较低的载板凸块接点尺寸与间距，因不使用既有打线，其内部连结较短，有利于缩减整体封装厚度，且未使用打线与中介层，亦有助于降低成本，可望成为先进封装技术的发展要点。  

    2.5D/3DIC及扇入型／扇出型晶圆级封装比较

    资料来源：NOVATI、SPTS、LIG投资证券，DIGITIMES整理，2015/5