Analog推出 AD9528 JESD204B 时钟和 SYSREF 发生器，以满足长期演进(LTE)和多载波 GSM 基站设计、防务电子系统、RF试验仪器和其他新兴宽带 RF GSPS 数据采集信号链的时钟要求。随着数据速率进入数千兆级，多通道同步和数据延迟管理成为系统必不可少的一部分，将 JESD204B 标准运用在高速转换器-数字处理器接口的做法在诸多最新应用中日益盛行。JESD204B 接口专门针对高数据速率系统设计需求而开发，AD9528 时钟器件内置可以支持和增强该接口标准特性的独特功能。
 

　　AD9528 提供低功耗、多路输出时钟分配功能，具有低抖动性能，还配有片内集成两级锁相环 (PLL) 和电压控制振荡器 (VCO)。片内 VCO 的调谐范围为3.6 GHz 至4.0 GHz，搭载的输入接收器和振荡器可同时提供单端和差分工作模式。
 
　　AD9528 提供与 JESD204B 兼容的子类 1 SYSREF 和确定性延迟时钟信号，并且支持多种 SYSREF 信号发生选项。最基本的是一个简单的缓冲功能，其中，由用户提供的SYSREF信号被扇出至SYSREF输出引脚。如果为其提供外部SYSREF源，AD9528还能将SYSREF输出同步到内部产生的时钟输出，这是实现精确确定性延迟的必要条件。
 
　　AD9528也能在内部生成 SYSREF 源。AD9528 既支持连续信号SYSREF发生，也支持“n次”脉冲生成。对于向其提供时钟的数据转换器，连续信号可能导致转换器输出频谱中出现无用杂散，在这种系统中，N次生成至关重要。
 
　　当连接到恢复的系统参考时钟和 VCXO 时，AD9528 产生1 MHz 至400 MHz 范围的12路低噪声输出，以及两路高速输出(最高1.25 GHz)。一路时钟输出相对于另一路时钟输出的频率和相位可通过分频器相位选择功能改变，该功能用作无抖动的时序粗调，其调整增量相当于 VCO 输出信号的半个周期。每个 SYSREF 信号都有额外的相位偏移能力，这样，在每个目标器件处，输入最佳到达时间就变非常简单。
 
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