继今年7月赛灵思(Xilinx)公司宣布推出业界首款ASIC级可编程架构UltraScale之后不到半年，首批基于该架构的UltraScale器件目前就已正式发货，体现了一家优秀企业所具备的明确目标和强大执行力。Xilinx全球高级副总裁汤立人(Vincent Tong)说，“我相信，当客户结合采用台积电技术和UltraScale架构，并通过Vivado设计套件和UltraFast设计方法进行协同优化后，其产品将比竞争对手提前一年实现1.5至2倍的系统级性能和可编程集成。”

    随着需要极高数据速率的400G OTN、LTE/LTE-A、4K2K和8K视频处理、以及数字阵列雷达等新生代系统的不断涌现，时钟歪斜、大量总线布置以及系统功耗管理方面的挑战将会达到令人生畏的程度。因此，赛灵思将精力重点放在了解和满足新一代应用对于海量数据流、多Gb智能包处理、多Tb吞吐量以及低时延方面的要求，希望能够从根本上提高芯片的通信、时钟、关键路径以及互联性能。

    之所以将UltraScale称为ASIC级可编程架构，汤立人将其归因于其中包含众多ASIC要素。例如，针对海量数据流而优化的宽总线支持多兆位(multi-terabit)吞吐量；多区域类似ASIC的时钟、电源管理和下一代安全性；高度优化的关键路径和内置的高速存储器串联，消除DSP和包处理的瓶颈；二代3D IC系统集成芯片间带宽的步进功能；高I/O和存储器带宽，提供动态时延缩短和3D IC宽存储器优化接口；Vivado工具消除布线拥堵和协同优化，器件利用率超过90%等。

    与前几代可编程逻辑器件所采用的时钟方案完全不同，Xilinx在UltraScale架构中加入了类似ASIC时钟功能，不但消除了放置方面的众多限制，还能够在系统设计中实现大量独立的高性能低歪斜时钟资源，而这正是新一代应用的关键要求之一。

    提高布线率，为UltraScale架构引入类似高速公路设计中的快速通道理念，以缓解数据拥塞问题，则是该架构具备的另一大亮点。这些新增的快速通道可供附近的逻辑单元之间传输数据，尽管这些单元并不一定相邻，但它们仍通过特定的设计实现了逻辑上连接。这样，通过UltraScale架构提供的高布线效率，就能够使可管理的数据量呈指数级上升。这意味着，只要设计合适，布局布线就没有问题。器件利用率将有望达到90%以上，且不降低性能或增加系统时延。