首次在设计自动化大会上亮相的Certus 2.0软件套件和基于RTL的嵌入式仪器通过帮助实现完整的RTL级可视性使FPGA内部可视性成为原型化平台的特性，从根本上改变了ASIC原型化流程。仿真级可视性使工程师能够使用现有工具在一天内诊断多个缺陷，而不需要花一个星期或更多时间。

    “FPGA合作生态系统范围内一直缺少针对ASIC原型的主动式调试功能”，泰克公司嵌入式仪器事业部总经理Dave Farrell表示，“设计自动化大会参加者现在将能亲眼目睹Certus 2.0如何从根本上改变ASIC原型化流程和显著提高调试效率。”

    主动式调试策略

    Certus 2.0允许设计人员自动调试多FPGA ASIC原型中的每个FPGA可能需要的所有信号而很少影响FPGA的LUT。这有助于采取主动式调试和工具化(instrumentation) 策略，使得无需通过对FPGA进行重新编译来调试每个新行为，而这在使用传统工具时通常是一项需要8-18个小时的艰苦任务。其他重要功能包括：

    · 根据类型和实例名称(包括触发器 [flip-flop]、状态机、接口和枚举类型)进行RTL信号的自动识别和工具化

    · 片上处理取高度压缩的快速捕获数据，无需使用特殊外部硬件或消耗FPGA I/O资源

    · 先进的片上(on-chip)触发功能使嵌入式仪器也能利用逻辑分析仪触发方法

    · 以时间相关方式捕获来自不同时钟域和多个FPGA 的捕获数据提供了完整的目标设计的系统级视图

    Certus 2.0可运行于任何现有商业或定制ASIC原型化平台，且无需特殊连接器、电缆或外部硬件。

    泰克嵌入式仪器解决方案

    在2011年收购了Veridae Systems公司后，泰克嵌入式仪器解决方案在电子设计自动化 (EDA) 软件帮助工程师解决艰巨的工具化和调试挑战方面，变得越来越重要。