来自法国与瑞士的研究人员已经证实，若在制程中施加比过去更高的应力 (stresses)，可将p型矽的电洞迁移率(hole mobility)提升至先前认为不可能的程度；而此一研究成果可望改变晶片厂商寻求制造电晶体领先技术的方法。

    晶片制造商已经采用应力来改善n型与p型电晶体的电子与电洞迁移率，这种方法能产出性能更高的元件，但在过去被认为是有其极限的，而采用如化合物半导体层或是碳薄片等特殊材料，被视为是再次提升电晶体与IC性能的下一步。

    而现在，来自多所欧洲研究机构与大学(Ecole Polytechnique、CNRS、Institut d'Electronique, de Microe'lectronique et de Nanotechnologie与University of Geneva)的研究人员已经证实，p型矽能在更高的应力之下展现比过去所认为更高的性能。

    根据研究人员表示，虽然n型矽的传导性会在45%的零应力值(zero-stress value)时达到饱和，但p型材料的传导性就如同预期，在甚至高于预测极限值的3 GPa (gigapascal)的单轴饱和(uniaxial saturation)之下，都没有出现明显的传导性饱和。

    原本的理论预测值指出，电晶体的性能增益会在施加1GPa压缩应力时达到平衡，这是今日之制程工程师生产商用应变矽元件时所能达到的水准，也是为何在该技术上的进一步投资不被认为是有价值的，至少到目前为止。

    研究人员观察发现，在应力超过3GPa的情况下，p型矽晶圆中并没有发生传导性饱和的现象；而该机械应力值大幅超越预测的p型矽传导性饱和起始值；研究人员也指出，这样的观察结果说明了全频电子结构计算方法(full band electronic structure calculations)的使用，也暗示了对应变矽技术的进一步投资是合理的。