JEDEC固态技术协会，全球微电子产业标准领导制定机构日前公布了广为业界期待的DDR4（双倍数据速率4）内存标准的关键属性。预计将于2012年中期发布的JEDECDDR4内存标准与之前几代的技术比较将会带来显著的性能提升与能耗降低。

    开发中的DDR4标准将包含一系列的创新特性，支持高速操作以及从服务器、便携式电脑、桌面PC到消费产品等多样化的广泛应用。该标准的速率、电压以及架构等各项技术规格的设定都考虑到简化迁移并方便采用。

    DDR4的电压路线图将保持VDDQ常数为1.2伏以便客户迁移，并允许未来VDD供电电压的降低。鉴于今后技术进步的必然发生，DDR4标准将保持I/O接口电压恒定，以便防止技术过早老化。

    每个引脚的数据传输速率将达到每秒1.6千兆，随时间的推移将提高到每秒3.2千兆的初始最高目标水平。鉴于DDR3最终突破了原本预计的每秒1.6千兆的峰值，因此未来DDR4可能会提出更高的传输速率水平。计划中的其他功能特性包括DQ总线伪开漏接口，2667兆赫及以及数据速率低挡模式，数据库分组架构，内部生成的VrefDQ以及改进的培训模式。

    DDR4的架构使用带有数据库分组的8n预取功能，包括使用2或4个可选数据库分组。该功能将使得DDR4内存设备在每一个单立的数据库分组中进行独立的激活、读取、写入或刷新等操作。该设计理念将提高总体内存效率与带宽，特别是使用较小的内存颗粒的时候。

    开发中的其他功能特性包括:

    =.三种数据带宽选择:x4,x8andx16

    =.DDR4(1.2V)新型JEDECPOD12接口标准

    =.时钟与频闪灯的差分信号

    =.不同于以前DDR版本的新终止机制：在DDR4中，DQ总线将中止切换到VDDQ，即使VDD电压随时间衰减也可保持稳定。

    =.名义与动态ODT：ODT协议的改进与新增的停车模式允许在不驱动ODT引脚的条件下实现名义终止与动态写入终止

    =.8的突发长度与4的突发突变

    =.数据隐蔽

    =.DBI：为便于降低功耗，提高数据完整性，该功能告知DRAM应存储真实的还是倒置的数据

    =.新的数据总线CRC:支持数据传输中的错误校验–特别是在写入操作过程中与非ECC内存应用中。

    =.新的指令/地址总线CA奇偶校验：为所有操作提供了验证指令与地址传输链接完整性的低成本方法

    =.DLL关闭模式支持

    为了帮助理解及采用DDR4标准，JEDEC计划在标准发布后举办DDR4技术研讨会。

    进一步的信息会在该标准颁布时一同发布。

    负责该标准制定的JEDECJC-42.3分技术委员会主席舟=.麦柯礼指出，“众多存储器件、系统、部件以及模组生产商正协同合作来完成DDR4标准。该标准将使下一代系统提高性能并降低功耗。”他还说到,“JEDEC欢迎全球各地所有感兴趣的公司参加DDR4标准的开发。