Synphony HLS解决方案通过以下优点提供了比传统方式明显更高的效率：

    从M语言到优化RTL的自动流程

    针对ASIC和FPGA的架构优化生成RTL代码

    用于早期算法验证的快速原型方法

    生成C模型用于早期软件开发和快速系统验证

    包括原型和ASIC应用在内的多个流程的统一验证

    “Synphony HLS解决方案将显著地改变FPGA和ASIC在系统验证和嵌入式软件开发中的应用方式。” Toyon研究公司的算法开发师Richard Cagley博士说：“传统的HLS方法继续承担着重要的硬件工程资源，将我的算法翻译成RTL，在FPGA和ASIC芯片上进行运行。Synphony HLS使我能够用MATLAB进行高层级仿真和产品编码，这意味着我现在仅用几小时或几天的时间就能够直接从仿真到达硬件，而不用数月或数年的时间。这对基于我们算法的生产力、生产进度和产品质量有广泛的影响。”

    从M语言和高级IP到优化RTL的自动流程

    由于Mathworks的MATLAB环境能够在极高的抽象层级上进行简洁地行为表达，现已被广泛地用于算法探索和设计。在这种环境下开发的M语言模型通常在RT 层级 (RTL)下被进行重新编码和重新验证，有些情况下用C/C++进行实施和验证。与效率低下和容易出错的人工重新编码流程不同，Synphony HLS直接从高层次的M语言编码和Synphony HLS — 优化的IP模型库中创建可执行的RTL和C模型。通过采用独特的约束驱动的定点传播功能，设计师们可以快速和直观地从高层次浮点M码的可综合子集中获得定点模型。然后Synphony HLS引擎将合成已从架构上进行了优化的RTL，以满足面积、速度和功耗目标。Synphony HLS允许设计师们能够保留他们喜欢的算法建模语言，无需重新编码和重新验证模型，从而确保了早期的系统级别的验证和核查。

    来自单一模型的高层次综合

    Synphony HLS引擎能够为ASIC、FPGA、快速原型或虚拟平台综合优化的架构，同时通过各级别的实施流程保持验证的连贯性。考虑到用户指定的目标和架构限制，通过在语言和模型边界（包括M语言和IP模块）以及整个设计层次上应用排线、编制和约束优化，HLS引擎能够在多层级上进行自动优化。

    Synphony HLS用于ASIC设计

    Synphony HLS具备新的先进的时序评估功能，在给定的ASIC技术下，能够自动地利用Design Compiler获取自动排线和快速时序收敛过程中所需的精确信息。

    Synphony HLS用于FPGA设计

    Synphony HLS还可为广泛的FPGA产品系列（Actel, Altera, Lattice, 和Xilinx）提供先进的时序和特定器件优化。这包括在当今FPGA器件中，硬件乘法器、存储器、移位寄存器和其他高级硬件资源的优化映射。

    Synphony HLS用于快速原型

    利用Synphony HLS和Synopsys技术领先的Confirma快速原型解决方案，设计团队能够快速地将他们的设计在流片前搭建出原型，并在设计周期的更早期开始高性能算法验证和软件开发。

    用于更早期软件开发和更快系统验证的C-Output

    通过将C模型创建成开发流程中的自然副产品，Synphony HLS补充了C/C++实施、验证和嵌入式软件开发流程。Synphony HLS生成定点ANSI-C模型，可用于各种系统仿真环境和虚拟平台，包括Synopsys的Innovator、System Studio、VCS 和 SystemC 流程。从而Synphony HLS确保了在设计周期的更早期开始基于C的核查和验证。

    封装和供货