工业界正致力于寻找最具成本优势的堆叠、键合以及集成方法。

    在过去的20年间，3-D（三维）集成的概念在半导体工业界获得很大关注（图1）。根据成本和基础设施方面的相关考虑，“这一技术已经可以进入可接受的范围”，Tezzaron（伊力诺依州，Naperville）的CTO Robert Patti如是说。然而，随着每个新工艺代对应器件尺寸持续缩小带来的挑战，业界因而需要付出更多的努力使3-D技术可行且具成本效益。

    通过3-D集成可以收益最大的领域是高投入低盈利的存储器部门。对于这些成本驱动的制造工厂，为了花费同样的钱获得更多的比特数（存储空间），“他们需要在未来12-18个月内实现八层叠层的DRAM芯片”，Patti说。将每比特的成本减半需要在工艺加工和器件设计两方面取得同步的发展。

    本文介绍了3-D技术的发展现状，讨论了3-D器件如何才能实现潜在优势，以及那些可能减缓3-D技术商业化进程的障碍。

    3-D集成电路技术

    对于3-D集成电路工艺来说，芯片叠层和晶圆键合是最基本的步骤。穿透硅通孔（TSV）使得叠层有效，而晶圆减薄是另一项必需的技术，可以获得较短的TSV以及可控的叠层尺寸。如晶圆需要在键合之前完成减薄，则需要特别的晶圆承载技术，但并非总是如此。

    在制造方面，3-D集成仍然是一项新技术，每种加工步骤都在寻求最有效和最具成本优势的方法，这包括采用晶圆对晶圆（W2W）还是芯片对晶圆（D2W）的叠层方式，键合层是金属、聚合物还是直接的氧化层，在键合之前还是键合之后制作TSV和减薄晶圆。在先进技术集成流程图中，晶圆、封装和板级技术之间的分界线变得模糊起来（图2）。

    可以最好理解的步骤可能就是TSV的制造工艺了，包括刻蚀、绝缘层淀积、扩散阻挡层淀积以及金属填充，每一步骤都会有众多不同的设备供应商提供解决方案。诸如将晶圆与承载片键合或者在承载片上减薄晶圆的步骤，更具挑战性，而且目前只有很少的公司能够提供解决方案。

    实用性

    具有完整功能的3-D集成样品芯片在五年之前就出现了，而第一款商业化的3-D集成产品是CMOS图像传感器，具有从背部制作的TSV，并与传感器焊盘相连。Patti说，年底之前，市场上将会出现可直接连接微处理器的双层72Mb器件（图3），而且据他预测，其他一些拥有多达五层存储器并使用TSV的存储器芯片很快也会随之出现。

    至今为止，还没有什么器件综合使用了TSV、减薄和叠层/键合三种3-D集成技术。然而为了保持和增加处于DDR3和更高产品代的高速存储器的性能，有必要使用TSV技术和与3-D集成相关的器件设计技术。

    在工艺步骤之外，一个“真正”的3-D集成电路在不同的场合有着不同的含义。在最真实的情况下，一个3-D集成电路包含多层电路，TSV和对应层一起作为一个单一器件。

    晶圆/器件叠层

    为了解决芯片叠层和封装叠层问题，已经出现了很多不同的方案。工业界一直在晶圆对晶圆叠层和芯片对晶圆叠层间争论，叠层工艺需要考虑的主要因素有高组装成品率、低复杂性以及低成本。具体的选择取决于应用和经济限制。

    工业界目前主要使用两种键合方法，一种是金属-金属键合，使用基于晶圆代工厂的TSV技术，优点是可以同时实现机械和电学键合，另一种键合方法是氧化层键合。EV Group（EVG，奥地利，St. Florian）很快指出，与氧化层键合相比，目前的铜-铜热压键合非常慢，在一个拥有四个腔体的工具中，每小时只能实现八组键合。而对于氧化层键合来说，虽然需要进行后通孔工艺，但却可以在一个单腔工具中每小时完成25组键合。

    铜键合过程包含两个工艺步骤，最初的步骤是使用正面对正面的对准技术，比如“mask field”技术，将两个晶圆相互对准。然后使用范围在20-100kN的压力使两个晶圆相互接触，并使用400°C的温度进行退火处理。在七分钟退火过程中，金属表面相互扩散，相比于常规金属化步骤，导电能力并没有任何减弱，EVG执行技术主管Paul Lindner这样介绍。键合界面带来的电阻增加几乎可以忽略不计。

    借助低于1μm的高对准精度，6-10μm的互连节距可以实现大约每平方厘米上1-3百万根互连的高密度，而对准精度将在未来两年将变到亚0.5μm范围。在未来2-3年里，对准能力将不再是技术瓶颈。

    氧化层扩散键合可以实现三倍于铜键合的速度。然而，其电学连接只能在键合之后实现，因而需要额外的工艺步骤，而且很可能会增加工艺的复