意法半导体（ST）携多篇独创论文和合著论文参加日前在加州旧金山举行的DAC 2009（设计自动化国际研讨会）。在复杂系统级芯片（SoC）的3D叠装、物理设计、系统级芯片设计和IC可靠性领域，意法半导体的设计方法与自动化取得众多新进展，成为关注重点。 

　　在DAC 2009“管理日”专题研讨会上，意法半导体中央CAD及设计解决方案部总经理Philippe Magarshack发布论文《3-D叠装：消费电子系统级芯片的发展机遇与趋势》，这篇论文探讨一项很有前景的3-D集成技术，具有更高的晶体管密度、更快的连接速度、异类技术集成、更低功耗和成本、更短的产品上市时间等优点，这项技术可望把摩尔定律发展势头延续到产业发展的下一个十年期。不过，3-D集成也需克服一些挑战：此项技术需要一系列新功能，包括制程、架构、设计方法和五金|工具，以及在消费电子应用3-D芯片量产之前的测试解决方案的开发。

　　意法半导体还发布几份有关物理设计和系统级设计的论文，包括对架构级设计和功率估算技术的探讨，以及有关IP重用的设计自动化问题。 

　　意法半导体的工程师在一篇论文中探讨在极短的期限内设计差异化系统级芯片衍生产品的必要性。该论文介绍设计创造向更高水平的抽象层的迁移方法，简要介绍ESL（电子系统级）设计方法，以解决半导体工业中日益增加的挑战性设计难题。此外，该论文还围绕功率性能和芯片面积两个主题探讨最佳的设计方案。

　　另外一篇论文将探讨意法半导体的工程师如何利用SPIRIT（在工具流程内封装、集成和复用IP所使用的结构）联盟的IP-XACT标准，通过设计自动化使IP被重新使用，为意法半导体（与飞思卡尔合作）的开发项目提供系统级芯片集成解决方案，以快速开发新系列的32位车用微控制器。

　　另一篇论文的主题是数字消费电子ic的设计效率的改进方法。意法半导体的工程师提出，让前工序设计人员创建架构级的系统级芯片，以便提前透析在设计获取阶段存在的潜在设计实现问题。 

　　对于无线通信和固话应用，电源|稳压器管理也是一个日益重要的问题。意法半导体工程师介绍一个架构级的功率规划和估算系统，以应对在便携产品中维护和延长电池使用周期所需克服的挑战。 

　　意法半导体的工程师还在两篇论文中探讨测试和可靠性问题。一篇论文介绍用于多电压设计和ATPG（自动测试向量生成）的低功耗DFT（可测试性设计）流程。第二篇论文探讨能够降低EMI（电磁干扰）、创建非常稳健的车用IC设计的方法。