timing error可能的解决办法

1、时钟源。如果整个电路只有一个时钟，则可以参见2；否则，两个或以上时钟经常会带来setup和hold时间错的情况。这是因为这两个时钟在编译时系统会自动检查它们的相对时沿，这时肯定会出timing错，只有禁止（set_false_path）就好了，这种相当时沿是不必要的，但一个时钟域进另一个时钟域的接口部分必须特别处理。

2、从用altera 20k100e来看，它里面有一个菜单可以调整setup和hold以及外部输入延迟的数值，把它加大使budget增加，应该可以改善；

3、如果还有问题，可以加大clock period，情况可能好转。