根据台积电最新技术蓝图，2009年32纳米制程将放量生产，22纳米制程则于2011年投产。台积电研发副总孙元成指出，32纳米制程之后晶体管成本快速增加，投入18吋(450mm)晶圆或许是进一步降低成本方法之一，但预计最快要到2014年才会崭露头角。他表示，微显影技术仍是扮演延续摩尔定律推手角色，但未来必须跨越功耗及成本2大障碍。
目前台积电在40及45纳米制程，分别于泛用型制程(GP)及低功耗制程(LP)，成功量产绘图芯片、智能型手机基频芯片及全球首款现场可编程逻辑门阵列(FPGA)芯片，尽管半导体业者进入32纳米制程采用HKMG(High-K Metal Gate)技术尚未臻成熟，但台积电已成功采用，并将于2009年放量生产，下一世代22纳米制程量产将落于2011年，至于15纳米制程则落于2013年。
台积电、三星电子(Samsung Electronics)、英特尔(Intel)是目前半导体业推动18吋晶圆的3家业者，孙元成认为，从过去历史轨迹看来，8吋晶圆生命周期高峰在1994~2004年之间，12吋晶圆则约落于2004~2014年之间，预料未来18吋晶圆亦将有
类似的世代交替，但18吋晶圆得同时配合微显影、HKMG、连接线、3D、基板等技术共同配合。他强调，尽管经济情势严峻，台积电将更着重于技术研发，而发展更大尺寸芯片，将有助于压低芯片成本。
值得注意的是，微显影是攸关晶体管线宽能否再缩小、半导体摩尔定律能否延续的关键，台积电表示，摩尔定律延续下去必须“Go Green！”，跨越功耗、成本2大前进障碍，以功耗问题来说，半导体业者纷透过系统设计架构来解决，包括提高芯片密度、晶体管设计、连接线与3D、硅穿孔(TSV)等多重方式来协助解决。
在成本方面，晶体管成本下滑幅度出现减缓现象，1993~2003年成本复合下降率约29%，2003~2018年降幅却仅26%，先进制程技术成本愈来愈高，尤其在32纳米制程之后，成本快速暴增。台积电认为，曝光技术可延续摩尔定律2代寿命，但微显影技术必须跟得上未来电晶体、连接线创新脚步，并考虑成本问题，例如双重曝光微显影技术成本是原本浸润式显影2倍之多。
