可以用Core Gcncrator具来建立一个新的工程, 用于在ISE集成开发工具中无法利Com GENERATOR 工具的所有功能,如Memory Editor等．因此需要单独运行 Core GENERATOR 工具，几乎所有的模块没计基本上都可以用其来完成，操作步骤如下．
 
　　（l）选择【开始】－【程序】－【XiliM ISE 10.1】－＝ 【ACCESSORIES】－【Core GENERATOR】命令，出现图1所示界面．
 
　　（2）打开－个已存在的设计工程，或单击【Creatc a New Project】按钮建立一个新工程，出现如下3个选项卡来设置相应的参数．
 
　　【Pan】选项卡如图2所示，用来建立个新工程的目标器件，器件封装形式和器件速度等级。

　　图1 运行Core GENERATOR生成工具

　　图2 【Part】选项卡

【Generation】选项卡如图3所示。

　　图3 【GENERATOR】选项卡

　　Flow（设计流程）选项组中的选项如下。

　　■DESIGN Entry：可选择VHDL、Verilog或Schematic（原理图）作为设计的蓝本。

　　■CUSTOM OUTPUT PRODUCTs：对于每一个CORE GENERATOR所产生的模块有选择地输出。Flow Settings（流程设置）选项组中的选项如下。

　　■Vendor：不同的综合工具具有不同编译和解释风格，如总线的书写格式等。为了使CORE GENERATOR输出文件和网表（EDIF）满足这些要求，可以通过该选项卡设置。默认值为“Other”，相应的网表总线格式（Netlist Bus Format）为“B＜n：m＞”。在ISE10．x工具中可选择Cadence、ISE、ePD、Mentor Graphics（HDL）、Synopsys及Synplicity。

　　■Netlist Bus Format：网表中的总线风格，只有当Vendor选项为“Other”时，该选项才有效。

　　Preferred Implementation Files（首选执行文件）选项组中的选项如下。

　　■EDIF Netlist：用来指定CORE GENERATOR产生EDIF的实现网表。

　　■NGC File：默认值，用来指定CORE GENERATOR产生NGC格式的实现网表。NGC文件是一个二进制的XILINX网表文件。

　　Simulation Files（用于仿真的输出文件）选项组中的选项如下。

　　■Behavioral：CORE GENERATOR工具产生的行为级HDL仿真文件，这些文件包括用于例化的wrapper文件。

　　■Structural：CORE GENERATOR工具产生结构化的用于仿真的网表文件，该文件不用进行“综合”（synthesis）处理。

　　■NONE：CORE GENERATOR工具不产生任何用于仿真的文件。

　　Other OUTPUT PRODUCT选项组中的选项如下。

　　■ASY Symbol File：用来指定CORE GENERATOR产生ASCCII格式的ASY符号文件，该符号文件可用做ISE工具原理图编辑器及第三方工具中取代这个CORE。

　　■XSF：默认值，用来指定CORE GENERATOR产生XSF符号文件，该文件为Mentor工具提供Core符号信息文件。

　　（AdY，anced）选项卡如图4所示。

　　Elaboration Options（更详细的参数选择）选项组中的选项如下。

　　■Create Netlist Wrapper with lO pads：该选项用来为CORE GENERATOR和网表文件插入或添加一个IOB（输入／输出接口）并提供一个附加的输出文件。假如原网表文件名为“corename．edn”，那么这个附加的文件就自动地命名为“corename＿padded.edn”。设计者利用该文件可以通过布局布线流程处理后得到精确的利用率和时序结果信息，而不用再考虑顶层设计的接口。CORE GENERATOR工具将根据信号接口的结构来自动调整插入的IOB，比如输出信号将插入OBUF；时钟输入信号将插入BUFG：输入信号将插入IBUF；双向信号将插入IOBUF。

　　■Remove Placement Attributes：选择该复选框，意味着CORE GENERATOR在输出网表文件之前，将去掉所有的由参数化来定义的RLOC和HU SET位置及布局约束。但该设置不会影响和处理CORE内部本身所包含的位置等约束，产生的模块作有选择的输出。

　　图4 【IAdvanced】选项卡
 
　　■Create NDF Synthesis Optimization Interface for NGC cores：该选项用来为第三方的综合工具为NGC文件优化资源和时序提供辅助信息。
 
　　■Formal Verification：产生Verilog格式的一个模块，用来对设计中的格式进行验证。
 
　　（3）设置参数后单击【OK】按钮，将出现如图5所示的界面。选择【Basic Elements】→【Memory Elements】→【BLOCK Memory GENERATOR】选项，此时在窗口的右边将出现所选IPCore的描述信息。

　　图5 选择需生成的Core类型
 
　　（4）如图6所示设置Core的参数，单击【Finish】按钮，将产生DUAL Port BLOCK Memory的IP Core，如图7所示。
 
　　（5）如果需要更改所生成的Core，双击需修改的模块即可。

　　图6 设置Bolck Memory GENERATOR参数