日本的东芝公司宣布已经为电路设计开发了一项新的紧凑模型，从而可以实现45纳米CMOS工艺中更高的门密度。

　　东芝称通过这项技术，45纳米CMOS的门密度可以提升到65纳米的2.6倍。

　　东芝称其已经开发出一项技术，通过观察电路设计所依赖的因素，能够分别预测每个晶体管的性能。

　　其新技术可以估算每个晶体管的特性参数并将之转化到电路设计中，结果就是：东芝得到了更高的门密度却没有增加设计中不稳定的可能。

　　这项最新的技术是在6月18号的2008年 VLSL（超大规模集成电路）技术讨论大会上公布的。