Cadence设计系统公司进一步拓展其Cadence Encounter数字IC设计平台的功能，公布了Encounter Timing System。这套新系统为客户提供了面向时序、信号完整性和功耗的统一视图和单一来源——从设计和物理实现，到最后的签收(Signoff)分析。它不仅满足了实现和签收分析的需要，前端设计团队还可以利用其全局时序调试功能，实现精确的根源分析和迅速的时序收敛，并且它还拥有着强大的图形用户界面。

　　通过Encounter Timing System，数字IC设计师可以克服不断缩小的工艺节点带来的困难，缩短上市时间、提高效率，将信号完整性分析应用到设计流程的各个方面，并降低总生产成本。

　　Cadence Encounter Timing System具备了CeltIC NDC领先的信号完整性(SI)分析和悲观剔除技(pessimism removal)的全部优点，具备了达到签收质量的时序、延迟计算、电源完整性等功能，并且与Encounter Conformal技术紧密联结，以在设计流程所有阶段得到全局、系统级的时序视图。其它功能包括关键路径模拟、SPICE追踪、电迁移分析、统计时序以及计算功耗优化及低功耗设计架构的能力。

　　为了方便设计师识别和找到时序问题的来源，Encounter Timing System设计了强大的以图形为基础的时序调试功能，用于精确的根源分析和迅速的时序收敛。Encounter Timing System还支持第三方的格式，例如Liberty和SDC，并充分发挥了有效电流源模型(ECSM)的性能，这是业内第一个、也是唯一一个开放的、经实际生产证明的高级延迟模型格式。其结果是前所未有的可用性、可预测性以及与实现和分析的相关性，并且它兼容业内通用的设计流程，非常易于采用。

　　随着客户从90纳米过渡到45纳米设计方法，使设计实现和签收具有相同时序视图并非奢侈的要求，而是势在必行事。存在电气效应、芯片可变性和设计敏感性情况下，这些技术节点上倾向于无法达到时序收敛，这就对设计工具和专家的智慧提出了前所未有的要求。从算法级和全局上管理这种复杂度只是挑战的一部分。提供时序调试工具，以使数字IC设计师能够在无穷可能性的海洋中迅速而直观地识别时序问题的精确来源是另一个问题。任何可行的时序解决方案都需要解决这两个方面的问题。