Altera推出第三代具嵌入式串行收发器的FPGA—Stratix II GX，该组件采TSMC 90nm制程，针对信号完整性的最佳化设计，具备多重Gigabit收发器模块，低功耗收发器数量高达20个，工作速率在622 Mbps至6.375 Gbps之间，满足了当今和未来高速设计的需求。 

　　Altera表示其根据客户需求和今后的协议发展趋势，仔细选择了Stratix II GX收发器的数据范围，所以该收发器模块全面支持多种广泛应用的协议，包括PCI Express、串行数据接口（SDI）、XAUI、SONET、Gigabit Ethernet、SerialLite II、Serial RapidIO和通用电气接口6 Gbps长距离和短距离（CEI-6G-LR/SR）等。此外，Altera并提供完整的系统解决方案，包括知识产权（IP）、系统模型、参考设计、信号完整性工具和支持附件等，可协助工程师迅速完成设计。

　　Stratix II GX FPGA采用片内动态可编程发送预加重、接收均衡和输出电压控制技术优化眼图。而且，通过改进的封装和芯片设计优化技术，可设计实现标准I/O同类最佳的信号完整性。而其收发器每通道6.375 Gbps时，功耗仅为225 mW。此外，该组件在四个区域布置其收发器，每个由两个不同的时钟源驱动，每个时钟源可采用一个高速和一个低速锁相环（PLL）。这种时钟和PLL组合支持四种不同的数据速率，与竞争器件采用的单个PLL相比，能够极大的降低功耗。其等价逻辑单元（LE）数量高达132,540，嵌入式内存达到6.7 Mbits，高密度嵌入式内存提高了频宽。 

　　Altera亦同时推出Quartus II设计软件5.1版，包含可编程逻辑功耗分析和最佳化的高阶工具PowerPlay技术套件和QuartusII渐进式设计流程，可支持设计Stratix II GX FPGA系列。Quartus II软件5.1版在效能方面的增强，包括对流行的MegaCore硅智财(IP)功能全面、即刻的授权使用，以及外部逻辑分析仪接口等；并可支持可编程逻辑和结构化ASIC设计，以达到最佳效能。与Quartus II软件5.0版相比，5.1版的功耗最佳化特性平均降低了20%的动态功耗，而Altera Stratix II组件则达到了60%。

　　Altera订购套件现在含有对部分流行MegaCore功能的全面授权，帮助工程师缩短设计时间。工程师不但可以使用SignalTap II嵌入式逻辑分析仪特性，还可以使用新的逻辑分析仪接口功能，在利用逻辑分析仪进行板级除错时，能够掌握内部FPGA节点的情况。

　　Quartus II设计软件支持主流操作系统，包括Windows XP、Windows 2000、Sun Solaris 8和9、Red Hat Linux 8.0、Enterprise 3.0 WS和HP-UX 11.0。Altera将于2006年第一季度提工Stratix II GX系列第一个型号的样本，客户现在可以采用HSPICE模型和Quartus II设计软件5.1进行设计。