益华计算机(Cadence) 宣布，工业技术研究院(ITRI)系统芯片技术发展中心(STC)成功地利用Cadence(r) 的Encounter(r) 数字IC设计平台以及其RTL-GDSII低功率设计法设计出一颗低功率的测试芯片。其负责工研院的「Application-aware Power Management Solution Package — PAC-LP」计划，包括 DVFS (Dynamic Voltage Frequency Scaling，动态电压频率调整)芯片设计法、DVFS 芯片设计法适用之IP (电压转换电路和DVFS控制器)、以及动态式电源管理软件(Dynamic Power Management Software)。

　　经由PAC-LP的验证，证明Encounter低功率设计流程有助于DVFS测试芯片的设计，尤其在多重电力源(multi-VDD)区域的布局规划和绕线，以及自动化电压转换电路(Level Shifter)的嵌入，最后做出来的测试芯片可将耗电性减少40%。有了multi-VDD设计法的支持后，Encounter 低功率芯片设计流程扩充了原本的低功率设计技术。可同时应用于无线芯片设计、通讯芯片设计、消费性芯片设计以及计算机应用芯片设计。

　　DVFS设计流程除了降低芯片的动态耗电量，在芯片低电压的部分也显现出较传统方法设计更低的漏电功耗(leakage power)。这是由于使用Encounter平台作漏电功能最佳化处理所致的结果，该工具软件由全面合成的阶段开始执行，直到定位放置阶段、最佳化阶段和绕线阶段结束为止。