为了给在San Diego举行的设计自动化大会(DAC)增加更多精彩，台积电(TSMC)近日将揭开它针对充满挑战的45nm节点IC生产而开发的最新和最具有雄心的设计方法。
Reference Flow 8.0是针对TSMC的新型45nm代工工艺而优化的一系列设计工具和技术，它是该代工巨头与许多EDA供应商之间所展开的庞大协作的成果，解决了从昂贵的45nm设计向生产转移的过程中可能面临的烦人问题，包括：电路故障、二次掩模或其它成本高昂的问题。
在45nm，IC设计成本可能达到3,000万美元或以上。光掩摸(Photomask)成本也远远超出了控制。考虑到各种各样的成本，在IC设计和生产的过程中几乎不容许出任何差错，Semico Research公司的一位分析师Rich Wawrzyniak评论。对于初创型企业，他认为，“如果一个产品失败，那么，一家公司可能也就到了破产的境地。”而对于较大的公司，考验就是要通过经历较少的设计风险而安全地运行。
为了顺应趋势，居于领先地位的代工厂必须确保它们各自的45nm工艺具备生产的价值。实际上，代工厂受到的压力越来越大，不仅仅要开发昂贵的各种工艺技术，而且要针对IC设计难题提供更多的芯片，那些难题包括：更为广泛的第三方EDA工具、知识产权(IP)模块、库和设计流程。换言之，代工厂有望投入更多的资源以弥合设计与制造之间的鸿沟。
“每一次向更小的工艺节点转移，就涉及更多的问题，”TSMC美国公司TSMC North America负责设计服务的副总监Tom Quan表示。这些问题反过来要求“在设计生态系统中展开更多的协作。”
应流程而变
那正是TSMC在
Reference Flow 8.0中的创新。与以前所提供的流程不同，该流程要求TSMC与客户共享和许可精选的专用生产数据—其“秘密诀窍”—以努力弥合设计与制造之间的鸿沟。
该工具套件还针对Cadence
Design Systems公司的号称公共电源格式(CPF)的低功耗EDA标准给予响亮的支持。跟TSMC的
Reference Flow 7.0相比，8.0版本支持更为先进的技术，包括用于裸片内(intradie)变化、自动化可制造性设计(DFM)热点定位和动态低功耗设计的统计时序分析。它还补充了对该公司的IP计划的支持。
结果是在45nm的“设计工程师与先进的工艺技术的无缝链接”，TSMC负责设计服务的副总监Kuo Wu表示。
该流程还加快了新的45nm工艺的上市时间，Wu指出。TSMC于今年4月正式推出了针对代工客户的45nm工艺技术，并计划最早在9月投入生产。其竞争对手—特许、IBM、三星和UMC—有望分别在今年年底转向45nm生产。
问题是这家领先的代工厂能否顺利地提供45nm工艺生产服务。45nm节点代表着他们将第一次应用193nm沉浸蚀刻和超低K介质。
即将推出的设计指南或标准参考流程是使代工客户能够转向45nm生产的条件之一，它由一系列复杂的内部和第三方EDA工具构成。随着该行业转向更细微的芯片几何尺寸，设计流程已经变得越来越复杂并且对于代工客户来说越来越重要。
“这次发布令人惊讶之处在于，TSMC这么快就完成了参考流程的升级，”Gary Smith EDA公司的首席分析师Gary Smith说道。
该成就来自TSMC的重要但不引人注目的设计服务组。在过去的5年中，TSMC仅仅在那个小组的研究与开发上就已经投入了1亿美元。在130nm节点之前，TSMC一直向客户提供全芯片版图(设计)和其它服务，但是，因为利润低，该代工巨头已经把“版图设计的工作脱手给无晶圆厂公司，”Smith表示。
取而代之的是，TSMC更多地关注于参考流程、设计模块和IP的开发。的确，该公司比较有争议的努力之一就是在IP领域，在此，TSMC的内部IP似乎与第三方IP供应商提供的IP形成竞争。TSMC坚持认为，其IP努力利用了它的IP合作伙伴的工作，两者是互补关系，而不是竞争关系。
本周，该代工提供商将正式发布其IP计划的新的组成部分—促进芯片设计及制造最佳化的AAA(Active Accuracy Assurance Initiative)机制。AAA为所有TSMC的合作伙伴—包括EDA供应商、IP提供商和库开发商—提供“标准的精度”和严格的指南。
TSMC把那些相同的标准应用于其参考流程、工具和工艺设计套件之中。
或许，比较大的发布涉及TSMC的Reference Flow 8.0的内容。该设计方法由跟以前的7.0版本相同的许多单元组成，包括：时序收敛、分层流程、流片流程、功耗收敛流程、增强的电源管理、增强的DFM和统计时序等等。但是，8.0扩展了代工厂在DFM、电源管理和统计时序分析中的努力。
TSMC的设计方法是一个涉及不同的EDA、DFM和IP设计公司之间协作的指南。该代工厂在其AAA计划内有许多符合资质要求的IP设计公司，并且其DFM Compliance Initiative—专注于设计生态系统的可制造性部分—的厂家已经从15家工具供应商增长到了20家。这家全球最大的代工厂已经跟Alchip、
Analog Bits、Anchor、Aprio、ARM、Blaze、Cadence、Clear Shape、Dolphin、eSilicon、
Fasttrack、Global Unichip、Magma、Mentor、Open-Silicon、Ponte、Predictions、Think、Silicon Canvas、Synopsys和Virage等公司结成了联盟。
Cadence、Mentor和Synopsys正在以45nm工艺提供DFM的工具。TSMC业已对其它EDA供应商就45nm节点的可制造性设计完成了资质认定，包括：Clear Shape、Magma、Ponte和Predictions Software。对于统计时序分析，TSMC正与Cadence、Magma及Synopsys合作，每一家公司都提供一套工具。
7.0版本的参考流程与一种DFM统一格式合并，构成了TSMC工具兼容性计划的基础。作为8.0流程的组成部分，TSMC计划向行业之外许可其专有的DFM统一格式。此外，该代工厂将提供通过加密的DFM数据成套工具提供精选的专有制造数据。
TSMC的DFM方法的新颖之处在于自动DFM热点定位，以消除对手工校正及DFM电可变性考虑的需要，它将监测由DFM效应引起的参数性能漂移。
电源管理是另外一个热点。在45nm流程中，TSMC将执行Cadence的CPF技术以自动操作低功耗设计方法。但是，在一些点，也有望采用一家竞争对手的低功耗技术—Accellera公司的统一电源格式(Unified Power Format, UPF)，Gary Smith EDA公司的Smith说。
TSMC在流程中提供三种低电源管理技术：动态功率、主动泄漏和待机泄漏。在动态功率类中的新技术之一是自适应电压调节。以工艺监测模块形式提供，高技术把IP内的电压降低了10%到15%，TSMC的Quan介绍道。对于主动泄漏，TSMC提供一种新颖的长沟道器件技术。它还在其标准单元中增加了可靠的电源门控以降低整个待机泄漏。
