针对特征尺寸小于100纳米的IC设计流程中尚未解决的问题，EDA方法学专家在“电子设计方法(EDP-2003)会议上指出，芯片设计者将变得沮丧起来，因为他们不得不要熟悉物理设计层面的制造技术，并将转向求助于基于属性的设计和逻辑层上的验证。

可制造性设计(DFM)是本次会议的核心论题。与会者从掩模的制作、工艺尺寸的度量以及制图(patterning)、光刻(lithography)、芯片设计等方面来讨论设计和制造的相互联系。“在65纳米，甚至是90纳米，业界开始面临一些重大挑战，”Gartner Dataquest首席EDA分析师Gary Smith说，“我们无法很快地找到解决方案。”

向本次会议提交的许多论文阐述了将分辨率提高技术(RET)引入掩模制作和制图中的惊人复杂性，而且几乎所有的人都警告说没有任何办法能够减轻这种复杂性。几个演讲者还警告说，RET能够在出带后整合进设计的日子就要终结。

IBM半导体研发中心的Lars Liebmann表示，传统的设计规则不再把物理设计者与光刻问题隔离。他援引了以下一些原因：1.相位转移使用的增加，甚至在互连层；2.对偏轴式且常常是多重曝光的需求；3. 特性之间直至分离单元之间会发生相互影响。

在考虑许多种选择(包括那些考虑了RET的设计流程)后，Liebmann总结道：“大多数实际的选择将转移到一种带有严格限制性设计规则的栅格版图设计方法。”

库生成工具提供商Prolific公司总裁Paul de Dood拥用不同的观点。他展示了自动版图创建系统如何能考虑到RET和与成品率相关的规则，以及如何产生紧凑而高成品率的单元设计。

主题演讲者David Lan是台机电公司北美方法学经理。他阐述了该公司遇到的一些DFM挑战，并指出设计师有时可通过使用更大的或冗余的过孔来提高成品率。他演示了裸片电阻、厚度和宽度如何会变化，从而产生高达40皮秒的互连延时差别，在90纳米及以下特性尺寸，这不是一件小事。

作者：葛立伟、张国勇