Verilog工业界使用很普遍，VHDL教学上用的多
国外这个情况更是如此。现在大部分仿真器都支持Verilog，VHDL混合仿真，至少他们宣传上是这样。如果你的设计规模不大，同时使用两种语言没有一点问题。
Verilog与VHDL基本上，从我的经验来说，没有大的不兼容问题。而且他们也正在向对方的优势学习，相互靠拢。有个组织（OVI？忘了）在做这件事，大致是使他们相互能够在语言级进行混合编译，而不是现在混合仿真的做法，各自编译到真值表再来驱动联合仿真。
这一点并不是很重要。Verilog能够描述所有你想描述的硬件同步逻辑电路。VHDL也能。但两者仍然不同。Verilog简单的说类C，简单明了，工程师特别好用，写测试激励更是得心应手。VHDL则类pascal，严谨得有点呆板，但绝对不出错儿，你如果写逻辑熟练，最终会抛弃它