设计技术：面向SoC设计成主流 
　　面向SoC的设计方法将成主流
　　由于电子整机系统不断向轻、薄、小的方向发展，集成电路功能也由单一向复杂转变，并且向系统集成发展的方向已经明确。目前，SoC电路已经能在单一硅芯片上实现信号采集、转换、存储、处理和输入/输出等功能。由此可见，将数字电路、存储器、CPU、DSP、射频电路、模拟电路、传感器甚至微机电系统(MEMS)等集成在单一芯片上，实现一个完整系统功能的SoC设计将成为未来集成电路设计的主流。未来SoC芯片的设计将以IP复用为基础，把已优化的子系统甚至系统级模块纳入到新的系统设计之中。
　　SoC设计技术包括总线架构技术、基于SoC的IP核复用技术、软硬件协同设计技术、SoC验证技术、可测性设计技术和低功耗设计技术等。
　　另外，面向SoC之后的网络级芯片(NoC)的设计思想亦将进入集成电路设计领域。
　　设计线宽不断降低，芯片集成度不断增加
　　据专家分析，今后5～10年内，集成电路技术仍将遵循摩尔定律发展，而集成电路设计则是体现这一定律至关重要的一个环节。

　　目前，主流集成电路设计已经达到0.18μm～0.13μm，高端设计已经进入90nm，芯片集成度达到108～109数量级。根据2003年ITRS(International Technology Roadmap for SemIConductor)公布的预测结果，2007年将实现特征尺寸65nm，2010年将实现45nm，2013年将实现32nm，2016年将实现22nm量产。产品制造的实现是以设计为基础，相应的设计手段同期将达到这一水平。
　　EDA工具广泛应用，设计可行性与可靠性提高
　　随着集成电路设计在规模、速度和功能方面的提高，EDA业界一直在努力寻找新的设计方法。未来5～10年，伴随着软硬件协同设计技术、可测性设计技术、纳米级电路设计技术、嵌入式IP核设计技术、特殊电路的工艺兼容技术等新方法出现在EDA工具中，EDA工具将得到更广泛的应用。EDA工具为集成电路的短周期快速投产提供了保障，使全自动化设计成为可能，同时设计的可行性和可靠性也可得到不断提高。先进的EDA工具将成为集成电路设计必不可少的技术手段。
　　IP复用技术不断完善
　　IP复用技术经过30余年的发展，目前已成为集成电路设计领域中至关重要的一种技术。利用IP复用技术可以节省设计人员的时间，充分实现技术继承性。未来5～10年，绝大部分集成电路产品均将采用IP复用技术，IP复用机制将完善并普及，从而形成庞大的产业。IP复用技术在集成电路设计领域将会占有举足轻重的地位。
　　可编程逻辑器件将大规模应用
　　可编程逻辑器件(PLD)，尤其是现场可编程门阵列(FPGA)是近几年集成电路中发展最快的产品。由于其性能的高速发展以及设计人员自身能力的提高，PLD将在未来5～10年内发挥更广泛的作用，同时，它们还会促使复杂的专用芯片面向高端和更复杂的应用。由于PLD的应用，集成电路的设计流程将更简化，设计周期将会不断缩短，同时设计成本和制造成本将进一步降低。
　　集成电路设计与整机系统结合将更加紧密
　　未来5～10年，集成电路设计将围绕应用展开，64位甚至128位通用CPU以及相关产品群的开发、3C多功能融合的移动终端芯片组开发、网络通信产品开发、数字信息产品开发、平面显示器配套集成电路开发等都将成为集成电路设计所面向的主体。
　　封装技术：
　　封装与组装走向融合
　　多种封装方式共存，主流封装方式将转变
　　现今的新型封装方式将演变成主流封装方式，未来5～10年内以BGA/PGA等方式封装的集成电路产品不会消失，而芯片级封装(CSP)、晶片级封装(WLP)、多芯片/三维立体封装(MCP/3D)等将成为主流封装方式，更先进的封装方式如系统级封装(SIP)等将会进入实用化。
　　多管脚、高可靠性电路封装方式将产生
　　随着诸如CPU、SoC等高端电路产品的高度发展，集成电路输入输出管脚数目将急剧增加，运行频率的增加对信号时间延迟的要求将更为苛刻。为适应这类产品的需求，新型的封装方式将诞生，新型的封装方式的封装管脚数目将达到数千只水平，信号延迟再度降低、散热性能增强、抗恶劣环境等性能再度提高。此类新型封装方式适用于最高端的集成电路产品，代表着最高水平的封装技术，但因成本等因素还不能成为主流。
　　芯片表面贴装成为实用技术
　　随着系统集成和新技术的发展，集成电路芯片将开始不再通过封装过程而直接装配在电路基板上，倒装芯片(FCIP)技术将是最早实现这一形式的实用技术，其他新型的表面贴装封装方式将会诞生，但仍不会大规模进入主流封装领域。各种新型封装技术促使集成电路封装工序与整机/模块装配工艺的前端工序渐渐融合，这种变化使传统的封装与组装的界线和区别消失，涵盖封装和组装的新兴领域将会诞生。  设计技术：面向SoC设计成主流 
　　面向SoC的设计方法将成主流
　　由于电子整机系统不断向轻、薄、小的方向发展，集成电路功能也由单一向复杂转变，并且向系统集成发展的方向已经明确。目前，SoC电路已经能在单一硅芯片上实现信号采集、转换、存储、处理和输入/输出等功能。由此可见，将数字电路、存储器、CPU、DSP、射频电路、模拟电路、传感器甚至微机电系统(MEMS)等集成在单一芯片上，实现一个完整系统功能的SoC设计将成为未来集成电路设计的主流。未来SoC芯片的设计将以IP复用为基础，把已优化的子系统甚至系统级模块纳入到新的系统设计之中。
　　SoC设计技术包括总线架构技术、基于SoC的IP核复用技术、软硬件协同设计技术、SoC验证技术、可测性设计技术和低功耗设计技术等。
　　另外，面向SoC之后的网络级芯片(NoC)的设计思想亦将进入集成电路设计领域。
　　设计线宽不断降低，芯片集成度不断增加
　　据专家分析，今后5～10年内，集成电路技术仍将遵循摩尔定律发展，而集成电路设计则是体现这一定律至关重要的一个环节。

　　目前，主流集成电路设计已经达到0.18μm～0.13μm，高端设计已经进入90nm，芯片集成度达到108～109数量级。根据2003年ITRS(International Technology Roadmap for SemIConductor)公布的预测结果，2007年将实现特征尺寸65nm，2010年将实现45nm，2013年将实现32nm，2016年将实现22nm量产。产品制造的实现是以设计为基础，相应的设计手段同期将达到这一水平。
　　EDA工具广泛应用，设计可行性与可靠性提高
　　随着集成电路设计在规模、速度和功能方面的提高，EDA业界一直在努力寻找新的设计方法。未来5～10年，伴随着软硬件协同设计技术、可测性设计技术、纳米级电路设计技术、嵌入式IP核设计技术、特殊电路的工艺兼容技术等新方法出现在EDA工具中，EDA工具将得到更广泛的应用。EDA工具为集成电路的短周期速投产提供了保障，使全自动化设计成为可能，同时设计的可行性和可靠性也可得到不断提高。先进的EDA工具将成为集成电路设计必不可少的技术手段。
　　IP复用技术不断完善
　　IP复用技术经过30余年的发展，目前已成为集成电路设计领域中至关重要的一种技术。利用IP复用技术可以节省设计人员的时间，充分实现技术继承性。未来5～10年，绝大部分集成电路产品均将采用IP复用技术，IP复用机制将完善并普及，从而形成庞大的产业。IP复用技术在集成电路设计领域将会占有举足轻重的地位。
　　可编程逻辑器件将大规模应用
　　可编程逻辑器件(PLD)，尤其是现场可编程门阵列(FPGA)是近几年集成电路中发展最快的产品。由于其性能的高速发展以及设计人员自身能力的提高，PLD将在未来5～10年内发挥更广泛的作用，同时，它们还会促使复杂的专用芯片面向高端和更复杂的应用。由于PLD的应用，集成电路的设计流程将更简化，设计周期将会不断缩短，同时设计成本和制造成本将进一步降低。
　　集成电路设计与整机系统结合将更加紧密
　　未来5～10年，集成电路设计将围绕应用展开，64位甚至128位通用CPU以及相关产品群的开发、3C多功能融合的移动终端芯片组开发、网络通信产品开发、数字信息产品开发、平面显示器配套集成电路开发等都将成为集成电路设计所面向的主体。
　　封装技术：
　　封装与组装走向融合
　　多种封装方式共存，主流封装方式将转变
　　现今的新型封装方式将演变成主流封装方式，未来5～10年内以BGA/PGA等方式封装的集成电路产品不会消失，而芯片级封装(CSP)、晶片级封装(WLP)、多芯片/三维立体封装(MCP/3D)等将成为主流封装方式，更先进的封装方式如系统级封装(SIP)等将会进入实用化。
　　多管脚、高可靠性电路封装方式将产生
　　随着诸如CPU、SoC等高端电路产品的高度发展，集成电路输入输出管脚数目将急剧增加，运行频率的增加对信号时间延迟的要求将更为苛刻。为适应这类产品的需求，新型的封装方式将诞生，新型的封装方式的封装管脚数目将达到数千只水平，信号延迟再度降低、散热性能增强、抗恶劣环境等性能再度提高。此类新型封装方式适用于最高端的集成电路产品，代表着最高水平的封装技术，但因成本等因素还不能成为主流。
　　芯片表面贴装成为实用技术
　　随着系统集成和新技术的发展，集成电路芯片将开始不再通过封装过程而直接装配在电路基板上，倒装芯片(FCIP)技术将是最早实现这一形式的实用技术，其他新型的表面贴装封装方式将会诞生，但仍不会大规模进入主流封装领域。各种新型封装技术促使集成电路封装工序与整机/模块装配工艺的前端工序渐渐融合，这种变化使传统的封装与组装的界线和区别消失，涵盖封装和组装的新兴领域将会诞生。